KR0180780B1 - 로오 어드레스 카운터 - Google Patents

로오 어드레스 카운터 Download PDF

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Abstract

본 발명은 카운터에 관한 것으로, 특히 연속적으로 데이터를 리드하거나 라이트하기 위하여 칼럼어드레스를 감지하여 연속적인 내부 어드레스를 발행할 수 있는 로오 어드레스카운터에 관한 것이다.
본 발명의 로오 어드레스 카운터는 입력 클럭신호가 하이상태에서 로우상태로 전이되면서 하나의 비트데이타를 발생하는 적어도 하나 이상의 비트카운터와, 외부로 부터 내부 어드레스신호발생용 외부 어드레스 신호를 입력받아 상기 적어도 하나 이상의 비트카운터의 각 비트가운터의 초기치를 세팅하기 위한 초기 어드레스 신호 로딩부와, 칼럼 어드레스 신호의 각 비트신호가 모두 1인 것을 감지하여 상기 적어도 하나 이상의 비트카운터에 입력 클럭신호를 인가하기 위한 칼럼 어드레스감지기로 구성된다.

Description

로오 어드레스 카운터
제1도는 본 발명의 제1실시예에 따른 로오 어드레스 카운터의 회로도.
제2도는 제1도에 도시된 비트 카운터의 상세 회로도.
제3도는 제1도에 도시된 칼럼 어드레스 감지부의 동작 타이밍도.
제4도는 본 발명의 제2실시예에 따른 로오 어드레스 카운터의 회로도.
제5도는 제4도에 도시된 로오 어드레스 카운터의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11, 410 : 초기 어드레스 로딩부 12, 42 : 칼럼 어드레스 감지부
13 : 로오 어드레스 발생부 43 : 리프레쉬 어드레스 카운터
44 : 멀티플렉서 450 : 래치부
46, 471 : 절환회로
본 발명은 로오 어드레스 카운터에 관한 것으로, 보다 상세하게는 연속적으로 데이터를 리드하거나 라이트하기 위하여 칼럼어드레스를 감지하여 연속적인 내부 어드레스를 발생시킬 수 있는 로오 어드레스 카운터에 관한 것이다.
종래 디램은 중앙처리장치(Central Processing Unit; CPU)와 같은 시스템에서 입출력 동작에 관여하는 디램의 경우 혹은 그래픽 디램에서와 같이 많은 양의 데이타를 연속적으로 리드하거나 라이팅하는 경우 한 개의 워드라인에 있는 데이터(1k개)만을 연속적으로 리드하거나 라이팅을 수행할 수 있다.
만약 1개의 워드라인에 있는 데이터 개수 이상을 연속적으로 리드하거나 라이트하는 경우에는 외부에서 새로운 x-어드레스를 넣어 주어야 한다. 이 경우 외부에서 신호를 넣어 주어야 하므로 불필요한 시간 지연과 전류 소모를 야기시킨다.
따라서, 본 발명은 상기 단점을 해결하기 위해 디램과 같은 반도체 메모리 장치에 있어서 연속적으로 데이터를 리드하거나 라이트하기 위하여 칼럼어드레스를 감지하여 연속적인 내부 어드레스를 발생시켜 연속적인 데이타 액세스를 가능하게 하는 로오 어드레스 카운터를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 제1실시예에 따른 로오 어드레스 카운터는, 입력 클럭신호가 하이상태에서 로우상태로 전이되면서 하나의 비트데이타를 발생하는 하나 이상의 비트 카운터를 갖추어 입력 로오 어드레스에 후속하는 로오 어드레스를 내부적으로 발생시키는 로오 어드레스 발생부와, 외부로부터 내부 어드레스발생용 로오 어드레스를 입력받아 상기 하나 이상의 비트 카운터의 초기치를 세팅하는 초기 어드레스 로딩부와, 칼럼 어드레스의 각 비트신호가 모두 1인 것을 감지하여 상기 하나 이상의 비트 카운터에 상기 입력 클럭신호로서 인가하는 칼럼어드레스 감지부를 구비한다.
그리고, 본 발명의 제2실시예에 따른 로오 어드레스 카운터는, 입력 클럭신호가 하이상태에서 로우상태로 전이되면서 하나의 비트 데이터를 발생하는 하나 이상의 비트 카운터를 갖추어 입력 로오 어드레스에 후속하는 로오 어드레스를 내부적으로 발생시키는 리프레쉬 어드레스 카운터와, 외부로부터 내부 어드레스 발생용 로오 어드레스를 입력받아 상기 리프레쉬 어드레스 카운터의 각 비트 타운터의 초기치를 세팅하는 초기 어드레스 로딩부와, 칼럼 어드레스의 각 비트신호가 모두 1인 것을 감지하여 상기 리프레쉬 어드레스 카운터에 상기 입력 클럭신호로서 인가하는 칼럼 어드레스 감지부와, 상기 칼럼 어드레스 감지부로부터 입력 클럭신호 또는 리프레쉬 동작 제어신호를 상기 리프레쉬 어드레스 카운터로 선택적으로 인가하는 멀티플레서와, 상기 리프레쉬 어드레스 카운터에 세팅된 내부어드레스를 저장하는 래치부와, 상기 리프레쉬 어드레스 카운터로부터 싱기 래치부로의 내부어드레스 전달을 절환하거나 그 역동작을 수행하는 절환수단을 구비한다.
이하 본 발명을 첨부도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 로오 어드레스 카운터의 상세 회로도이다.
본 발명의 제1실시예의 로오 어드레스 카운터는 입력 클럭신호(b0∼bn-1)가 하이상태에서 로오상태로 전이되면서 비트테이타를 발생하는 적어도 하나 이상의 비트 카운터(130∼13n)를 갖추어 초기 로오 어드레스에 후속하는 로오 어드레스를 내부적으로 발생시키는 로오 어드레스 발생부(13)와, 외부로부터 초기 로오 어드레스(A0∼An)를 입력받아 상기 로오 어드레스 발생부(13)에 초기 로오 어드레스(A0∼An)를 세팅시키는 초기 어드레스 로딩부(11)와, 칼럼 어드레스(a0, a1, …, an)의 각 비트신호가 모두 1인 것을 감지하여 상기 로오 어드레스 발생부(13)에 입력 클럭신호를 인가하기 위한 칼럼 어드레스 감지부(12)로 구성된다.
상기 초기 어드레스 로딩부(11)는 단일의 초기 어드레스를 각각 입력받는 n개의 초기 어드레스 로딩부(110∼11n)로 구성되고, 이 초기 어드레스 로딩부(110∼11n)는 외부에서 로오 어드레스(A0∼An)를 입력받아 상기 각 비트 카운터(130, 131, …, 13n)로 전달하기 위해 로오 어드레스 세팅신호(si)에 의해 온/오프 동작제어되는 전달 트랜지스터(Q10, Q11, …, Q1n)를 갖추게 된다.
상기 칼럼 어드레스 감지부(12)는 상기 칼럼 어드레스(a0, a1, …, an)를 입력받아 논리 조합하는 낸드게이트(121)와, 상기 낸드게이트(121)의 출력신호를 소정시간 동안 지연하기 위한 지연회로(122)와, 상기 지연회로(122)의 지연신호를 반전하기 위한 인버터(123)와, 상기 낸드게이트(121)의 출력신호와 상기 인버터(123)의 출력신호를 논리 조합하여 펄스를 발생시키는 노어 게이트(124)로 구성된다.
제 2 도는 제 1도에 도시된 로오 어드레스 발생부의 상세회로도로서, 다수의 비트 카운터(130∼13n)는 각각 D플립플롭 형태의 동일회로로 구성되는데, 그 중에서 비트 카운터(13n)의 내부회로에 대해서 설명한다.
상기 비트 카운터(13n)는 클럭신호(bn-1)의 입력단과 클럭신호(bn)의 출력단사이에 상호 연결된 다수의 전달 트랜지스터(Q21∼Q24)와 인버터(23, 24) 및 메모리 셀(21, 22)로 구성된다
즉, 상기 비트 카운터(13n)는 상기 클럭신호(bn-1)의 입력단과 이 입력단에 접속된 인버터(24)의 출력단에 각각 연결되어 상기 클럭신호(bn-1)와 상기 인버터(24)의 출력신호에 의해 동작제어되는 전달 트랜지스터(Q22, Q24; Q21, Q23)와 상기 전달 트랜지스터(Q22, Q24)와 전달 트랜지스터(Q21, Q23)사이에 접속된 메모리 셀(22) 및 상기 전달 트랜지스터(Q21, Q23)와 클럭신호(bn)의 출력단 사이에 접속된 메모리 셀(21)을 갖추게 된다. 그리고, 상기 클럭신호(bn)의 출력노드(N22)의 신호는 인버터(23)를 통해 상기 전달 트랜지스터(Q22)로 피드백되고, 외부 어드레스(즉, 초기 어드레스 로딩부(11)로부터 제공되는 어드레스)가 상기 전달 트랜지스터(Q22)의 출력단(N23)으로 제공된다.
이러한 구성의 비트 카운터(13n)의 동작에 대해 설명하면, 클럭신호(bn-1)가 하이인 상황에서 노드(N21)가 하이이면 노드(N22)가 로우가 된다. 이 때 노드(N21)의 전위신호는 메모리 셀(21)의 제 1 인버터(211)와 제 2 인버터(212)에 의해 다음 클럭신호가 입력될 때 까지 출력신호를 하이 상태로 유지시킨다.
한편 상기 노드(N22)의 전위신호('로우')는 피드백되어 인버터(23)를 통하여 하이로 반전되어 전달 트랜지스터(Q22)에 인가된다.
그 후 상기 하이레벨의 신호는 상기 하이레벨의 클럭신호게 의해 턴온되어 있던 전달 트랜지스터(Q22)를 통하여 노드(N23)에 전달된다.
즉 노드(N23)는 하이, 노드(N24)는 로우가 된다. 상기 노드(N24)의 로우신호는 메모리 셀(22)의 제 1 인버터(221)와 제 2 인버터(222)에 의해 다음 클럭신호가 입력될 때 까지 데이터가 저장되게 된다.
이 상태에서 클럭신호가 하이 상태에서 로우상태로 전이되면 전달 트랜지스터(Q21)가 턴온되어 상기 노드(N24)의 로우레벨 전위가 노드(N21)로 전달된다. 따라서 노드(N22)는 하이가 되어 출력상태(bn)가 로우에서 하이로 전이되면서 하나의 비트 데이터가 카운팅된다.
이하 본 발명의 제1실시예에 따른 로오 어드레스 카운터의 동작에 대해 제1도와 제2도 및 제3도를 참조하여 설명한다.
본 발명의 제1실시예 설명에서는 초기 로오 어드레스(A0∼An)가 3개의 비트(A0, A1, A2)로 구성된 것으로 가정하고 설명한다. 따라서, 초기 어드레스 로딩부(11)도 역시 3개의 초기 어드레스 로딩부(110, 111, 112)를 갖추게 되는 것이 된다. 즉, 제1도에서의 초기 어드레스 로딩부(11n)의 참조부호가 112로 바뀐 것으로 한다.
먼저 0의 외부 최하위비트 초기 로오(x) 어드레스(A0), 0의 외부 차상위 비트 로오-어드레스(A1) 및 0의 외부 최상위비트 로오-어드레스(A2)가 각각 전달 트랜지스터(Q10), 전달 트랜지스터(Q11) 및 전달 트랜지스터(Q12: Q1n을 Q12라로 할 수 있음)에 인가되고 하이레벨의 로오 어드레스 세팅신호(s1)가 각각 초기 어드레스 로딩부(110, 111, 112)에 인가된다.
그에 따라 상기 전달 트랜지스터(A10), 전달 트랜지스터(Q11) 및 전달 트랜지스터(Q12)는 턴-온되고 상기 0의 외부 최하위비트 초기 로오 어드레스(A0), 0의 외부 차상위 비트 로오어드레스(A1) 및 0의 외부 최상위 비트 로오어드레스(A2)는 상기 턴온된 전달 트랜지스터(Q10), 전달 트랜지스터(Q11) 및 전달 트랜지스터(Q12)를 통하여 로오 어드레스 발생부(13)의 비트 카운터(130, 131, 132)의 노드(N23; 제2도 참조)에 인가된다. 상기 비트 카운터(132)의 참조부호는 제1도에서 13n이 바뀌어진 것으로 보면 된다.
이 때, 제2도에 도시된 노드(N24)는 1이고, 클럭신로(bn-1)는 로우로 되어 전달 트랜지스터(Q21)를 턴-온 시킴으로 노드(N21)는 1, 노드(N22)는 0가 되어 각각 내부 최하위비트 초기 로오어드레스(B0), 내부 차상위 비트 로오어드레스(B1) 및 내부 최상위비트 로오어드레스(B2)는 모두 0으로 됨으로, 내부 어드레스신호는 0으로 세팅된다. 한편 상기 노드(N22)의 0신호는 인버터(23)를 통하여 1로 반전되어 전달 트랜지스터 (Q22)에 인가된다.
이 때 제1워드라인을 액세스하여 센싱한 후, 즉 칼럼 어드레스의 모든 비트신호(a0, a1, …, an)가 1이 되어 제3도에 도시된 바와 같이 t1 시점에 낸드게이트(121)에 하이 레벨신호(1)가 인가되면, 낸드게이트(121)의 출력신호, 즉 노드(N11)는 제3a도와 같이 하이에서 로우로 전이된다.
이 때 그 로우신호가 노어게이트(124)의 제1입력단자에 인가되면 제3b도에 도시된 바와 같이 노드(N12)가 로우이므로 출력노드(N13)는 제3c도와 같이 로우에서 하이로 전이된다.
그에 따라 하이상태의 입력 클럭신호(bn-1)가 비트 카운터(130)의 전달 트랜지스터(Q21) 및 전달 트랜지스터(Q22)에 인가되므로, 전달 트랜지스터(Q21)는 턴오프되고 전달 트랜지스터(Q22)는 턴온된다.
상기 전달 트랜지스터(Q22)가 턴온됨에 따라 상기 인버터(23)를 통하여 반전되어 전달 트랜지스터(Q22)에 인가된 1의 신호는 노드(N23)로 전달되고 노드(N24)는 0가 된다.
그 후 상기 낸드게이트(121)의 출력신호, 즉 로우신호는 지연회로(122)에 의해 소정시간(t2-t1) 지연되고 인버터(123)를 통하여 하이레벨로 전이되어 노어게이트(124)의 제2입력단자에 인가된다.
그에 따라 t2 시점에서 노어게이트(124)의 출력신호, 즉 상기 입력클럭신호(bn-1)는 제3c도에 도시된 바와 같이 하이상태에서 로우상태로 전이된다.
상기 로우상태의 상기 입력 클럭신호(bn-1)가 비트 카운터(130)에 인가되면 전달 트랜지스터(Q21)가 턴온되고, 전달 트랜지스터(Q22)는 턴오프된다.
상기 전달 트랜지스터(Q21)가 턴온됨에 따라 노드(N24)의 0신호가 노드(N21)로 전달되어 노드(N22)는 1의 상태가 된다.
즉, 비트 카운터(130)의 출력상태가 0에서 1로 바뀌어 하나의 비트 데이터가 카운팅되어 0의 레벨을 갖는 상기 내부 최하위비트 초기로오(x) 어드레스(B0)는 1로 증가되고 그에 따라 상기 내부어드레스는 0에서 1로 된다.
이와 같이 상기 0에서 1로 내부어드레스가 카운팅되는 것과 같이 1에서 10, 10에서 100으로 내부 어드레스의 각 비트가 증가되어 상기 제 2 워드라인에 접속된 메모리 셀에 대한 액세스를 수행한다.
본 발명의 제 2 실시예를 제4도 및 제5도를 참조하여 설명한다.
제4도는 본 발명의 제2실시예에 따른 로오 어드레스 카운터의 회로도이고, 제5도는 제4도에 도시된 로오 어드레스 카운터의 동작 타이밍도이다.
본 발명의 제2실시예에 따른 로오 어드레스 카운터는 입력 클럭신호가 하이상태에서 로우상태로 전이되면서 하나의 비트데이타를 발생하는 적어도 하나 이상의 비트 카운터(430, 431, …, 43n)로 된 리프레쉬 어드레스 카운터(43)와, 외부로 부터 내부 어드레스신호발생용 외부 어드레스(로오 어드레스)를 입력받아 상기 리프레쉬 어드레스 카운터(43)의 각 비트 카운터(430, 431, …, 43n)의 초기치를 세팅하기 위한 초기 어드레스 로딩부(410)와, 칼럼어드레스의 각 비트신호(a0∼an)가 모두 1인 것을 감지하여 상기 리프레쉬 어드레스 카운터(43)에 입력 클럭신호를 인가하기 위한 칼럼 어드레스 감지부(42)와, 상기 칼럼 어드레스 감지부(42)로부터 입력 클럭신호를 또는 리프레쉬 동작 제어신호(CBR)를 상기 리프레쉬 어드레스 카운터(43)로 선택적으로 인가하기 위한 멀티플렉서(44)와, 상기 리프레쉬 어드레스 카운터(43)에 세팅된 내부어드레스를 저장하기 위한 래치부(450)와, 상기 리프레쉬 어드레스 카운터(43)로 부터 상기 래치부(450)로의 내부 어드레스 전달을 절환하거나 그 역동작을 수행하는 절환 회로(46,471)로 구성된다.
제4도의 경우 초기 어드레스 로딩부(410)와 래치부(450)와 절환회로(46, 471)는 단일의 비트 카운터(430)에 대해서만 도시한 것으로, 도면에는 전부 도시하지 않았지만 상기 초기 어드레스 로딩부(410)와 래치부(450) 및 절환회로(46, 471)도 역시 다수개 있는 것이 된다.
상기 초기 어드레스 로딩부(410)는 외부 어드레스(로오 어드레스)를 입력받아 상기 리프레쉬 어드레스 카운터(43)의 각 비트 카운터(430, 431, …,43n)로 전달하기 위한 전달 트랜지스터(Q40)를 포함한다.
상기 칼럼 어드레스 감지부(42)는 칼럼어드레스(a0∼an)를 입력받아 논리 조합하는 낸드게이트(421),와 상기 낸드게이트(421)의 출력신호를 소정시간 동안 지연하기 위한 지연회로(422)와 상기 지연회로(422)의 지연신호를 반전하기 위한 인버터(423)와, 상기 낸드게이트(421)의 출력신호와 상기 인버터(423)의 출력신호를 논리 조합하는 노어게이트(424)로 구성된다.
상기 멀티플렉서(44)는 풀 페이지 뱅크신호에 의해 동작제어되어 상기 칼럼 어드레스 감지부(42)로 부터의 입력 클럭신호를 상기 리프레쉬 어드레스 카운터(43)로 인가하는 전달 트랜지스터(Q441)와, 상기 풀 페이지 뱅크신호에 의해 상기 전달 트랜지스터(Q441)과는 반대되게 동작제어되어 리프레쉬 동작 제어신호(CBR)를 상기 리프레쉬 어드레스 카운터(43)로 인가하는 전달 트랜지스터(Q442)를 구비한다.
상기 래치부(450)는 상기 리프레쉬 어드레스 카운터(43)의 각 비트 카운터(430, 431, …, 43n)에 세팅된 내부어드레스의 각 비트신호를 반전하기 위한 제1인버터(4501)와, 상기 제1인버터(4501)의 반전신호를 반전하기 위한 제2인버터(4502)로 구성되고, 상기 래치부(450)는 메모리 셀의 역할을 한다.
상기 절환회로(46)는 상기 리프레쉬 어드레스 카운터(43)로부터 상기 래치부(450)로의 내부어드레스의 각 비트신호 전달을 절환하는 스위칭 소자로서의 전달 트랜지스터(Q460)를 포함하고, 상기 절환회로(471)는 상기 래치부(45)로부터 상기 리프레쉬 어드레스카운터(43)로의 내부어드레스의 각 비트신호 전달을 절환하는 스위칭소자로서의 전달 트랜지스터(Q470)를 포함한다.
그리고, 본 발명의 제2실시예에서 리프레쉬 어드레스 카운터(43)를 구성하는 비트 카운터(430∼43n)의 내부구성은 본 발명의 제1실시예의 비트 카운터(130∼13n)와 동일하다.
이하 본 발명의 제2실시예에 따른 로오 어드레스 카운터의 동작을 설명한다.
일반적으로 리프레쉬동작은 소자 내부에 구현되어 있는 내부 어드레스발생회로의 어드레스 카운터를 이용하여 일정한 리프레쉬 주기내에 셀어레이 블록내의 모든 셀들의 데이터를 리드하여 비트라인 감지증폭기로 재증폭한 후 제저장하는 과정으로 이루어지며, 상기 리프레쉬 동작이 이루어지는 리프레쉬 주기 동안에 데이터를 소자 외부로 리드하거나 셀에 새로운 데이터를 라이트하는 정상 동작은 리프레쉬 동작과 중복되지 않게 진행된다.
먼저 리프레쉬방법을 설명하면, 리프레쉬하는 중에 특정 모드를 수행하는 방법을 리프레쉬를 행한 내부 어드레스가 101인 경우로 설정하고 설명한다. 그리고, 상기 내부 어드레스를 3비트로 설정하였으므로, 절환회로(46)와 래치부(450)와 초기 어드레스 로딩부(410) 및 절환회로(471)가 각각 3개 있는 것이 된다. 또한, 리프레쉬 어드레스 카운터(43)의 비트 카운터도 역시 3개 (예컨대, 430, 431, 432(43n이 432로 바뀌어졌다고 보면 된다)) 있는 것으로 한다.
t51시점(제5도 참조)에 하이레벨의 특정모드신호인 풀 페이지 뱅크신호(Full-Page-Bank)가 멀티플렉서(44)에 인가되고, 하이레벨의 CBR-어드레스 래치신호가 3개의 절환회로(46)에 각각 인가된다.
그에 따라 상기 리프레쉬에 사용된 내부어드레스신호 101은 상기 3개의 절환회로(46) 각각에 갖추어진 전달 트랜지스터(Q460)를 통하여 각각의 래치부(450)에 저장된다.
그 후 t52 시점(제5도에 참도)에 1의 외부 최하위비트 초기 로오어드레스(A0), 0의 외부 차상위 초기 비트 로오어드레스(A1) 및 1의 최상위비트 초기 로오 어드레스(A2)가 3개의 초기 어드레스 로딩부(410) 각각의 전달 트랜지스터(Q40)에 인가되고, 하이레벨의 CBR-어드레스-래치신호가 로우레벨로 전이되며, 하이레벨의 로오 어드레스 세팅신호(S4)가 3개의 초기 어드레스 로딩부(41)로 각각 인가된다.
그에 따라 상기 3개의 초기 어드레스 로딩부(410)내의 전달 트랜지스터(Q40)는 턴온되고 상기 1의 외부 최하위비트 초기 로오어드레스(A0), 0의 외부 차상위 비트 로오어드레스(A1) 및 1의 외부 최상위비트 로오어드레스(A2)는 상기 턴온된 전달 트랜지스터(Q40)를 통하여 리프레쉬 어드레스 카운터(43)의 비트 카운터(430, 431, 432)의 노드(N23)에 인가된다.
이때, 노드(N24; 제2도 참조)는 1이고, 클럭신호는 로우로 되어 전달 트랜지스터(Q21; 제2도 참조)는 턴온되어 있으므로 노드(N21; 제2도 참조)는 1, 노드(N22; 제2도 참조)는 0가 되어 각각 내부 최하위비트 초기 로오어드레스(B0), 내부 차상위 비트 로오어드레스(B1) 및 내부 최상위비트 로오어드레스(B2)는 각각 1, 0, 1 로 내부 어드레스신호는 101로 세팅된다. 한편 상기 노드(N22; 제 2도 참조)의 0신호는 인버터(23; 제2도 참조)를 통하여 1로 반전되어 전달 트랜지스터(Q22; 제2도 참조)에 인가된다.
이 때 제1워드라인을 액세스하여 센싱한 후, 즉 칼럼 어드레스의 모든 비트신호(a0, a1, ∼, an)가 1이 되어 제3도에 도시된 바와 같이 t1 시점에 낸드게이트(421)에 하이 레벨신호(1)가 인가되면, 낸드게이트(421)의 출력신호, 즉 노드(N41)는 제3a도와 같이 하이에서 로우로 전이된다.
이 때 로우신호가 노어게이트(424)의 제1입력단자에 인가되면 제3b도에 도시된 바와 같이 노드(N42)가 로우이므로 출력노드(N43)는 제3c도와 같이 로우에서 하이로 전이된다.
그에 따라 하이상태의 입력 클럭신호(bn-1)가 멀티플렉서(44)를 통해 리프레쉬 어드레스 카운터(43)의 비트 카운터(430)의 전달 트랜지스터(Q21, Q21)에 인가되어 전달 트랜지스터(Q21)는 턴오프되고 전달 트랜지스터(Q22)는 턴온된다.
상기 전달 트랜지스터(Q22)가 턴온됨에 따라 인버터(23)를 통하여 반전되어 전달 트랜지스터(Q22)에 인가된 1의 신호는 노드(N23)로 전달되고 노드(N24)는 0이 된다.
그 후 상기 낸드게이트(421)의 출력신호, 즉 로우신호는 지연회로(422)에 의해 소정시간(t2-t1; 제3도 참조) 지연되고 인버터 (423)를 통하여 하이레벨로 전이되어 노어게이트(424)의 제 2 입력단자에 인가된다.
그에 따라 t2 시점에 노어게이트(424)의 출력신호, 즉 상기 입력 클럭신호(bn-1)는 제3C도에 도시된 바와 같이 하이상태에서 로우상태로 전이된다.
상기 로우상태의 상기 입력 블럭신호(BN-1)가 비트 카운터(430)에 인가되면 전달 트랜지스터(Q21)는 턴온되고, 전달 트랜지스터(Q22)는 턴오프된다.
상기 전달 트랜지스터(Q21)가 턴온됨에 따라 노드(N24)의 0 신호가 노드(N21)로 전달되어 노드(Q22)는 1의 상태가 된다.
즉, 상기 비트 카운터(430)의 출력상태가 0에서 1로 바뀌어 하나의 비트 데이타가 카운팅되어 1의 레벨을 갖는 상기 내부 최하위비트 초기 로오 어드레스(B0)는 0로 변하고 내부 최하위비트 초기 로오어드레스(B0)가 (0에서 1)로 변하고 그에 따라 상기 내부어드레스는 101에서 110로 된다.
한편 정상의 리프레쉬 동작을 수행하기 위하여 대기 상태로 되는 과정을 설명한다.
먼저, t54 시점에 제5a도에 도시된 바와 같이 하이상태의 특정 모드신호인 풀 페이지 뱅크신호 (Full-Page-Bank)가 로우상태로 디스에이블되고, 제5d도에 도시된 바와 같이 CBR-어드레스-세팅신호가 로우상태에서 하이상태로 인에이블되어 3개의 절환회로(471)에 인가된다.
그에 따라 상기 3개의 절환회로(471)의 각각에 연결된 래치부(450)에 저장된 리프레쉬에 사용된 내부어드레스 101는 리프레쉬 어드레스 카운터(43)에 인가된다.
그 후 t55 시점(제5도 참조)에 제5d도에 도시된바와 같이 상기 CBR-어드레스-세팅신호가 하이상태에서 로우상태로 전이되고 CBR신호가 인에이블되면서 정상을 리프레쉬 동작을 할 수 있도록 하는 대기상태가 된다.
상기한 바와 같이 본 발명은 데이터를 연속적으로 다량 전송하는 모든 디램에서 사용 가능하며, 디램의 동작에서 연속적으로 리드하거나 라이트할 경우에 외부에서 첫 로오 어드레스만 주면 되므로 디램을 포함하는 시스템 구성이 간편하고 디램 내부에서 로오 어드레스를 발생하므로 빠른 동작속도와 전류 감소의 효과가 있다.

Claims (11)

  1. 입력 클럭신호가 하이상태에서 로우상태로 전이되면서 하나의 비트데이타를 발생하는 하나 이상의 비트 카운터를 갖추어 입력 로오 어드레스에 후속하는 로오어드레스를 내부적으로 발생시키는 로오 어드레스를 내부적으로 발생시키는 로오어드레스 발생부와, 외부로부터 내부 어드레스발생용 로오 어드레스를 입력받아 상기 하나 이상의 비트 카운터의 초기치를 세팅하는 초기 어드레스 로딩부와, 칼럼 어드레스의 각 비트신호가 모두 1인 것을 감지하여 상기 하나 이상의 비트 카운터에 상기 입력 클럭신호로서 인가하는 칼럼 어드레스 감지부를 구비하는 것을 특징으로 하는 로오 어드레스 카운터.
  2. 제1항에 있어서, 상기 초기 어드레스 로딩부는 상기 외부로부터의 로오 어드레스를 입력받아 상기 하나 이상의 비트 카운터로 전달하는 하나 이상의 전달 트랜지스터를 포함하는 것을 특징으로 하는 로오 어드레스 카운터.
  3. 제1항에 있어서, 상기 칼럼 어드레스 감지부는 상기 칼럼 어드레스를 입력받아 논리 조합하는 낸드게이트와, 상기 낸드게이트의 출력신호를 소정시간 동안 지연하는 지연회로와, 상기 지연회로의 지연신호를 반전하는 인버터와, 상기 낸드게이트의 출력신호와 상기 인버터의 출력신호를 논리조합하는 노어게이트로 구성되는 것을 특징으로 하는 로오 어드레스 카운터.
  4. 입력 클럭신호가 하이상태에서 로우상태로 전이되면서 하나의 비트 데이터를 발생하는 하나 이상의 비트 카운터를 갖추어 입력 로오 어드레스에 후속하는 로오 어드레스를 내부적으로 발생시키는 리프레쉬 어드레스 카운터와, 외부로부터 내부 어드레스 발생용 로오 어드레스를 입력받아 상기 리프레쉬 어드레스 카운터의 각 비트 카운터의 초기치를 세팅하는 초기 어드레스 로딩부와, 칼럼 어드레스의 각 비트신호가 모두 1인 것을 감지하여 상기 리프레쉬 어드레스 카운터에 상기 입력 클럭신호로서 인가하는 칼럼 어드레스 감지부와. 상기 칼럼 어드레스 감지부로부터 입력 클럭신호 또는 리프레쉬 동작 제어 신호를 상기 리프레쉬 어드레스 카운터로 선택적으로 인가하는 멀티플렉서와 상기 리프레쉬 어드레스 카운터에 세팅된 내부어드레스를 저장하는 래치부와, 상기 리프레쉬 어드레스 카운터로부터 상기 래치부로의 내부어드레스 전달을 절환하거나 그 역동작을 수행하는 절환수단을 구비하는 것을 특징으로 하는 로오 어드레스 카운터.
  5. 제4항에 있어서, 상기 초기 어드레스 로딩부는 외부로부터 로오 어드레스를 입력받아 상기 리프레스 카운터의 각 비트 카운터로 전달하는 하나 이상의 전달 트랜지스터를 포함하는 것을 특징으로 하는 로오 어드레스 카운터.
  6. 제4항에 있어서, 상기 칼럼 어드레스 감지부는 상기 칼럼 어드레스를 입력받아 논리 조합하는 낸드게이트와 상기 낸드게이트의 출력신호를 소정시간 동안 지연하는 지연회로와, 상기 지연회로의 지연신호를 반전하는 인버터와, 상기 낸드게이트의 출력신호와 상기 인버터의 출력신호를 논리 조합하는 노어게이트로 구성되는 것을 특징으로 하는 로오 어드레스 카운터.
  7. 제4항에 있어서, 상기 멀티플렉서는 상기 칼럼 어드레스 감지부로부터 상기 리프레쉬 어드레스 카운터로의 입력 클럭신호 전달을 절환하는 제1전달 트랜지스터와, 상기 리프레쉬 동작 제어신호를 상기 리프레쉬 어드레스 카운터로 전달하는 제2전달 트랜지스터를 포함하는 것을 특징으로 하는 로오 어드레스 카운터.
  8. 제4항에 있어서, 상기 래치부는 상기 리프레쉬 어드레스 카운터의 각 비트 카운터에 세팅된 내부어드레스의 각 비트신호를 반전하는 제1인버터와, 상기 제1인버터의 반전신호를 반전하는 제2인버터로 구성된 적어도 하나의 메모리셀을 포함하는 것을 특징으로 하는 로오 어드레스 카운터.
  9. 제4항에 있어서, 상기 절환수단은 상기 리프레쉬 어드레스 카운터로부터 상기 래치부로의 내부어드레스의 각 비트신호 전달을 절환하는 제1스위칭부와, 상기 래치부로부터 상기 리프레쉬 어드레스 카운터로의 내부어드레스의 각 비트신호 전달을 절환하는 제2스위칭부로 구성되는 것을 특징으로 하는 로오 어드레스 카운터.
  10. 제9항에 있어서, 상기 제1스위칭부는 하나 이상의 전달 트랜지스터를 포함하는 것을 특징으로 하는 로오 어드레스 카운터.
  11. 제9항에 있어서, 상기 제2스위칭부는 하나 이상의 전달 트랜지스터를 포함하는 것을 특징으로하는 로오 어드레스 카운터.
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