KR20040038835A - 반도체 메모리 - Google Patents

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KR20040038835A
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푼유아키히로
사토다카히코
오쿠야마요시아키
오노준
이케다히토시
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 칩 내부에서 자동적으로 리프레시 동작을 실행하는 반도체 메모리에 있어서, 칩의 내부 상태를 평가하는 것을 과제로 한다.
반도체 메모리는 리프레시 동작을 내부에서 자동적으로 실행하기 위해서, 리프레시 타이머와, 액세스 동작 및 리프레시 동작의 우선 순위를 결정하는 중재기 회로를 갖고 있다. 검출 회로는 시험 모드 중에 동작하여, 리프레시 동작이 실행되기 전에 새로운 내부 리프레시 요구가 발생했을 때에, 리프레시 동작의 미실행을 나타내는 검출 신호를 출력한다. 예컨대, 액세스 요구 간격이 짧고, 액세스 동작 사이에 리프레시 동작을 삽입할 수 없을 때에, 검출 신호가 출력된다. 즉, 리프레시 동작이 내부에서 자동적으로 실행되는 반도체 메모리에 있어서, 액세스 요구의 최소 공급 간격을 평가할 수 있다. 이 결과, 평가 시간을 단축할 수 있어, 반도체 메모리의 개발 기간을 단축할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 메모리 셀에 기록된 데이터를 유지하기 위해서 정기적으로 리프레시 동작이 필요한 반도체 메모리의 시험 기술에 관한 것이다. 특히, 본 발명은 외부로부터의 리프레시 명령어를 필요로 하지 않고, 리프레시 동작을 내부에서 자동적으로 실행하는 반도체 메모리의 시험 기술에 관한 것이다.
최근, 휴대 전화 등의 모바일 기기에서는, 서비스 기능이 고도화 되고 있으며, 취급되는 데이터의 양은 증가 일로를 걷고 있다. 이에 따라, 모바일 기기에 탑재되는 워크 메모리의 대용량화가 요구되고 있다.
종래, 모바일 기기의 워크 메모리로서, 시스템의 구성이 용이한 SRAM이 사용되고 있었다. 그러나, SRAM은 1 비트의 셀을 구성하는 소자수가 DRAM에 비해서 많기 때문에, 대용량화에는 불리하다. 이 때문에, DRAM의 메모리 셀을 갖고, 메모리 셀의 리프레시 동작을 내부에서 자동적으로 실행함으로써, SRAM으로서 동작시키는 반도체 메모리(의사 SRAM)가 개발되고 있다.
이런 종류의 반도체 메모리에서는, 1회의 리프레시 동작을 실행하기 위한 리프레시 동작 시간을, 독출 사이클 시간 또는 기록 사이클 시간에 포함시키고 있다. 구체적으로는, 리프레시 동작 시간은 사이클 시간의 전반(前半)에 확보되어 있다. 실제의 독출 동작 또는 기록 동작은 사이클 시간의 후반(後半)에 실행된다. 이 때문에, 반도체 메모리를 탑재하는 시스템(사용자)은 반도체 메모리의 리프레시 동작을 의식할 필요가 없다. 즉, 사용자는 이 반도체 메모리를 SRAM으로서 사용할 수 있다.
또, 이런 종류의 반도체 메모리에서는 사이클 시간을 짧게 하기 위해서, 리프레시 동작 시간을 독출 동작 시간보다 짧게 하고 있다. 구체적으로는, 리프레시 동작시의 워드선의 선택 시간은 독출 동작시의 워드선의 선택 시간보다 짧다(예컨대, 특허문헌 1 참조).
특허문헌 1
일본 특허 공고 평성 제7-58589호 공보(2∼3 페이지, 도 4)
의사 SRAM은 상술한 바와 같이 리프레시 동작을 외부에서 인식되는 일없이 자동적으로 실행한다. 한편, 리프레시 동작이 정확하게 실행되지 않으면, 메모리 셀에 유지되어 있는 데이터는 파괴되어 버린다. 이 때문에, 리프레시 동작이 정확하게 실행되는 것을 평가할 필요가 있다. 특히, 외부에서 공급되는 독출 동작 또는 기록 동작의 요구와, 칩 내부에서 발생하는 리프레시 동작의 요구가 경합할 때의 회로 동작은 상세히 평가해야 한다.
본 발명의 목적은 리프레시 동작을 확실하게 실행하기 위해서, 칩의 내부 상태를 평가하는 데에 있다.
본 발명의 다른 목적은 칩 내부에서 자동적으로 리프레시 동작을 실행하는 반도체 메모리에 있어서, 리프레시 동작을 확실하게 실행하는 데에 있다.
본 발명의 다른 목적은 액세스 동작과 리프레시 동작이 경합할 때의 액세스 사이클의 실제값을 간소하게 시험하여, 그 시험 비용을 삭감하는 데에 있다.
도 1은 본 발명의 반도체 메모리의 제1 실시예를 도시하는 블럭도이다.
도 2는 도 1에 도시한 리프레시 판정 회로를 상세히 도시하는 회로도이다.
도 3은 도 1에 도시한 데이터 출력 회로를 상세히 도시하는 회로도이다.
도 4는 제1 실시예에 있어서의 메모리 셀 어레이의 기본 동작을 도시하는 타이밍도이다.
도 5는 제1 실시예에 있어서의 통상 동작 모드에서의 동작 예를 도시하는 타이밍도이다.
도 6은 제1 실시예에 있어서의 통상 동작 모드에서의 다른 동작 예를 도시하는 타이밍도이다.
도 7은 제1 실시예에 있어서의 통상 동작 모드에서의 다른 동작 예를 도시하는 타이밍도이다.
도 8은 제1 실시예에 있어서의 시험 모드에서의 동작 예를 도시하는 타이밍도이다.
도 9는 제1 실시예에 있어서의 시험 모드에서의 다른 동작예를 도시하는 타이밍도이다.
도 10은 본 발명의 반도체 메모리의 제2 실시예를 도시하는 블럭도이다.
도 11은 본 발명의 반도체 메모리의 제2 실시예를 도시하는 블럭도이다.
도 12는 도 11에 도시한 중단 검출 회로를 상세히 도시하는 회로도이다.
도 13은 도 11에 도시한 데이터 출력 회로를 상세히 도시하는 회로도이다.
도 14는 제3 실시예에 있어서의 통상 동작 모드에서의 동작 예를 도시하는 타이밍도이다.
도 15는 제3 실시예에 있어서의 통상 동작 모드에서의 다른 동작예를 도시하는 타이밍도이다.
도 16은 제3 실시예에 있어서의 시험 모드에서의 동작 예를 도시하는 타이밍도이다.
도 17은 제3 실시예에 있어서의 시험 모드에서의 다른 동작 예를 도시하는 타이밍도이다.
도 18은 제3 실시예에 있어서의 시험 모드에서의 다른 동작 예를 도시하는 타이밍도이다.
도 19는 제3 실시예에 있어서의 시험 모드에서의 다른 동작 예를 도시하는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 액세스 타이밍 생성 회로
11 : 명령어 제어 회로
12, 12A : 명령어 디코더
14 : 리프레시 선택 회로
16, 16A : 리프레시 타이머
18 : 리프레시 카운터
20 : 어드레스 입력 회로
22 : 스위치 회로
24, 24B : 데이터 출력 회로
26 : 데이터 입력 회로
28, 28B : 중재기 회로
30 : 리프레시 판정 회로
31 : 중단 검출 회로
32, 32B : 로우 동작 제어 회로
34, 34B : 코어 제어 회로
36 : 메모리 코어
38 : 리프레시 래치 회로
40 : 스킵 검출 회로
42, 42B : 출력 마스크 회로
44 : 출력 버퍼 회로
44a : 3상태(tri-state) 출력 버퍼
ACTPX : 액티브 신호
ADD : 어드레스 단자, 어드레스 신호
ARY : 메모리 셀 어레이
ATDPZ : 액세스 타이밍 신호
BL, /BL : 비트선
BRS : 비트선 리셋 신호
CAD : 칼럼 어드레스 신호
CDB : 공통 데이터 버스
CDEC : 칼럼 디코더부
CMD : 명령어 단자, 명령어 신호
DATAOX : 독출 데이터
DB : 데이터 버스
DQ0-7 : 데이터 단자
EREFZ : 시험 리프레시 요구 신호
ICSX : 코어 사이클 상태 신호
INTDZ : 중단 검출 신호
IRAD : 내부 로우 어드레스 신호
IREFZ : 내부 리프레시 요구
LEZ : 감지 증폭기 활성화 신호
MC : 메모리 셀
ODEX : 출력 인에이블 신호
RA : 로우 어드레스 신호
RASZ : 로우 제어 신호
RDPZ : 독출 타이밍 신호
RDZ : 독출 제어 신호
READZ : 독출 타이밍 신호
REFAD : 리프레시 어드레스 신호
REFADJ : 리프레시 조정 신호
REFIZ : 리프레시 중단 신호
REFJZ : 리프레시 중단 판정 신호
REFPZ, REFPX : 리프레시 개시 신호
REFWZ : 리프레시 윈도우 신호
REFZ : 리프레시 상태 신호
SA : 감지 증폭기부
SB : 감지 버퍼부
SRTPZ : 리프레시 타이밍 신호
TESTZ : 시험 신호
TWZ : 워드선 제어 신호
WA : 기록 증폭부
WAITZ : 대기 신호
WL : 워드선
WDEC : 워드 디코더부
WRPZ : 기록 타이밍 신호
WRZ : 기록 제어 신호
청구항 1의 반도체 메모리에서는, 메모리 코어는 복수의 메모리 셀, 메모리 셀에 접속된 비트선 및 비트선에 접속된 감지 증폭기를 갖고 있다. 명령어 제어 회로는 명령어 단자를 통해 공급되는 액세스 요구에 응답하여 메모리 셀을 액세스하기 위한 액세스 제어 신호를 출력한다. 동작 제어 회로는 액세스 제어 신호에 응답하여 메모리 코어에 액세스 동작을 실행시킨다.
리프레시 타이머는 소정의 주기로 내부 리프레시 요구를 생성한다. 중재기 회로는 액세스 요구를 내부 리프레시 요구보다 우선시킬 때에, 액세스 제어 신호를 출력한 후에, 리프레시 제어 신호를 출력한다. 또, 중재기 회로는 내부 리프레시 요구를 액세스 요구보다 우선시킬 때에, 리프레시 제어 신호를 출력한 후에, 액세스 제어 신호를 출력한다. 이와 같이, 반도체 메모리는 자신이 발생하는 리프레시 요구에 따라서, 외부에 인식되는 일없이 리프레시 동작을 자동적으로 실행한다.
검출 회로는 시험 모드 중에 동작하며, 내부 리프레시 요구에 대응하는 리프레시 동작이 실행되기 전에 새로운 내부 리프레시 요구가 발생했을 때에, 리프레시 동작의 미실행을 나타내는 검출 신호를 출력한다. 예컨대, 액세스 요구 간격이 짧아, 액세스 동작 사이에 리프레시 동작을 삽입할 수 없을 때에, 검출 신호가 출력된다. 즉, 액세스 요구의 최소 공급 간격을 평가할 수 있다. 이 결과, 평가 시간을 단축할 수 있어, 반도체 메모리의 개발 기간을 단축할 수 있다. 즉, 개발 비용을삭감할 수 있다. 혹은, 양산하고 있는 반도체 메모리에 있어서, 제조 조건의 변동 등에 의해 불량이 발생했을 때에, 불량 해석을 신속히 실시할 수 있어, 수율의 저하 기간을 최소한으로 할 수 있다.
청구항 2의 반도체 메모리에서는, 리프레시 타이머는 시험 모드 중에, 리프레시 요구의 생성 주기를 변경하기 위한 리프레시 조정 신호를 수신한다. 이 때문에, 통상의 동작 시에 동작하는 회로를 이용하여, 반도체 메모리 칩의 내부에서 원하는 타이밍을 갖는 리프레시 요구를 발생시킬 수 있다. 따라서, 반도체 메모리의 실제의 회로 동작과 동일한 상태에서 리프레시 특성을 평가할 수 있다.
청구항 3의 반도체 메모리에서는, 메모리 코어는 복수의 메모리 셀, 메모리 셀에 접속된 비트선 및 비트선에 접속된 감지 증폭기를 갖고 있다. 명령어 제어 회로는 명령어 단자를 통해 공급되는 액세스 요구에 응답하여 메모리 셀을 액세스하기 위한 액세스 제어 신호를 출력한다. 리프레시 타이머는 소정의 주기로 내부 리프레시 요구를 생성한다.
중재기 회로는 액세스 요구와 내부 리프레시 요구가 경합할 때에, 액세스 요구에 응답하는 액세스 동작 및 리프레시 요구에 응답하는 리프레시 동작의 우선 순위를 결정한다. 중단 회로는 리프레시 동작보다 우선하여 실행되는 액세스 동작의 완료에서부터 소정 기간 내에 다음의 액세스 요구를 수신했을 때에, 리프레시 중단 신호를 출력한다.
동작 제어 회로는 중재기 회로가 리프레시 요구의 우선 순위를 결정했을 때에 메모리 코어의 리프레시 동작을 시작한다. 이와 같이, 반도체 메모리는 자신이발생하는 리프레시 요구에 따라서, 외부에 인식되는 일없이 리프레시 동작을 자동적으로 실행한다. 동작 제어 회로는 리프레시 중단 신호를 수신했을 때에 실행 중의 리프레시 동작을 중단한다. 예컨대, 액세스 요구 간격이 짧고, 액세스 동작 사이에 리프레시 동작을 완료할 수 없을 때에, 리프레시 동작은 중단된다. 동작 제어 회로는 중재기 회로가 액세스 요구의 우선 순위를 결정했을 때에 메모리 코어에 액세스 동작을 실행시킨다.
중단 검출 회로는 시험 모드 중에 동작하며, 리프레시 중단 신호에 응답하여 리프레시 동작이 중단했을 때에, 검출 신호를 출력한다. 중단 검출 신호의 출력에 의해, 액세스 동작 사이에 시작한 리프레시 동작을 완료할 수 없음을 검출함으로써, 액세스 요구의 최소 공급 간격을 평가할 수 있다. 이 결과, 평가 시간을 단축할 수 있어, 반도체 메모리의 개발 기간을 단축할 수 있다. 즉, 개발 비용을 삭감할 수 있다. 혹은, 양산하고 있는 반도체 메모리에 있어서, 제조 조건의 변동 등에 의해 불량이 발생했을 때에, 불량 해석을 신속히 실시할 수 있어, 수율의 저하 기간을 최소한으로 할 수 있다.
청구항 4의 반도체 메모리에서는, 반도체 메모리는 메모리 셀에 접속되는 워드선을 갖고 있다. 중단 회로가 설정하는 소정 기간은 동작 제어 회로가 리프레시 제어 신호를 수신하고 나서, 리프레시 동작을 위해 워드선의 활성화가 시작될 때까지의 기간이다. 리프레시 동작의 중단을, 워드선이 활성화되기 전에 판정함으로써, 리프레시되는 메모리 셀 내의 데이터가 파괴되는 것을 방지할 수 있다.
청구항 5의 반도체 메모리에서는, 검출 회로에 의해 검출되는 검출 신호는외부 단자를 통해 반도체 메모리의 외부로 출력된다. 이 때문에, 예컨대, 반도체 메모리를 평가하기 위한 평가 장치에 의해 검출 신호를 검출함으로써, 액세스 요구의 최소 공급 간격을 정확히 평가할 수 있다.
청구항 6의 반도체 메모리에서는, 3상태 출력 버퍼는 메모리 셀로부터의 독출 데이터를 데이터 단자에 출력한다. 출력 마스크 회로는 시험 모드 중에, 3상태 출력 버퍼를 제어함으로써, 검출 신호에 응답하여 독출 데이터의 데이터 단자에의 출력을 금지하여, 데이터 단자를 하이 임피던스 상태로 설정한다. 이 때문에, 반도체 메모리에 접속되는 평가 장치는 데이터 단자의 하이 임피던스 상태를 측정함으로써 검출 신호를 검출할 수 있다. 예컨대, 평가 장치로서 LSI 테스터를 사용하고, 액세스 시간의 평가용 프로그램을 이용하여 패스/페일 판정을 행함으로써, 용이하게 검출 신호의 발생을 검출할 수 있다. 즉, 액세스 요구의 최소 공급 간격을 용이하게 평가할 수 있다. 또, 데이터 단자를 외부 단자로서 사용함으로써, 데이터 단자를 시험 단자로서 겸용할 수 있다. 이 때문에, 새로운 단자를 형성하는 것이 불필요하게 되어, 칩 사이즈의 증가를 방지할 수 있다.
청구항 7의 반도체 메모리에서는, 리프레시 선택 회로는 시험 모드 중에, 외부 시험 단자를 통해 공급되는 시험 리프레시 요구를 내부 리프레시 요구 대신에 리프레시 제어 회로에 출력한다. 이 때, 리프레시 타이머로부터 출력되는 내부 리프레시 요구는 마스크된다. 이 때문에, 원하는 타이밍을 갖는 리프레시 요구를, 반도체 메모리의 외부에서 공급할 수 있다. 따라서, 반도체 메모리의 통상 동작에서는 일어나지 않는 타이밍의 신호를 생성할 수 있어, 시험을 상세하고 또한 효율적으로 실시할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도면에서, 굵은 선으로 나타낸 신호선은 복수 비트로 구성되어 있다. 도면 중의 이중 동그라미는 외부 단자를 나타내고 있다. 도면의 이중 네모는 시험 패드를 나타내고 있다. 시험 패드는 출하하는 제품의 외부 단자(리드 프레임 등)에는 접속되지 않는다. 시험 패드는 예컨대, 프로브 시험에 있어서 프로브에 접속되어, 시험 패턴을 수신한다. 선두에 "/"가 붙어 있는 신호 및 말미에 "X"가 붙어 있는 신호는 부(負)논리를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정(正)논리를 나타내고 있다.
도 1은 본 발명의 반도체 메모리의 제1 실시예를 나타내고 있다. 이 반도체 메모리는 DRAM의 메모리 셀(다이내믹 메모리 셀)을 가지며, SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 외부로부터 리프레시 명령어를 수신하는 일없이, 칩 내부에서 정기적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지한다. 이 의사 SRAM은 예컨대, 휴대 전화에 탑재되는 워크 메모리에 사용된다.
의사 SRAM은 액세스 타이밍 생성 회로(10), 명령어 디코더(12), 리프레시 선택 회로(14), 리프레시 타이머(16), 리프레시 카운터(18), 어드레스 입력 회로 (20), 스위치 회로(22), 데이터 출력 회로(24), 데이터 입력 회로(26), 중재기 회로(28), 리프레시 판정 회로(30), 로우 동작 제어 회로(32), 코어 제어 회로(34) 및 메모리 코어(36)를 갖고 있다.
액세스 타이밍 생성 회로(10)는 명령어 단자(CMD)를 통해 외부로부터 명령어신호(CMD)[칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE) 등]를 수신하여, 독출 동작 또는 기록 동작을 실행하기 위한 액세스 타이밍 신호(ATDPZ) 등을 출력한다.
명령어 디코더(12)는 명령어 신호(CMD)를 해독하여, 독출 동작을 실행하기 위한 독출 제어 신호(RDZ) 또는 기록 동작을 실행하기 위한 기록 제어 신호(WRZ)를 출력한다.
리프레시 선택 회로(14)는 통상 동작 모드 중에, 리프레시 타이머(16)로부터 출력되는 내부 리프레시 요구 신호(IREFZ)를 리프레시 타이밍 신호(SRTPZ)로서 출력한다. 리프레시 선택 회로(14)는 시험 모드 중에, 외부 시험 단자(SRC)를 통해 의사 SRAM의 외부로부터 공급되는 시험 리프레시 요구 신호(EREFZ)를 리프레시 타이밍 신호(SRTPZ)로서 출력한다. 즉, 시험 모드 중에, 리프레시 타이머(16)로부터 출력되는 내부 리프레시 요구 신호(IREFZ)는 마스크되어, 내부 리프레시 요구 신호 (IREFZ) 대신에 시험 리프레시 요구 신호(EREFZ)가 리프레시 타이밍 신호(SRTPZ)로서 출력된다.
또한, 의사 SRAM은 통상 동작에서는 사용하지 않는 조합의 복수의 명령어 신호(CMD)를 수신함으로써, 통상 동작 모드에서 시험 모드로 이행한다. 의사 SRAM은 시험 모드 중에 시험 신호(TESTZ)를 하이 레벨로 유지한다.
리프레시 타이머(16)는 내부 리프레시 요구 신호(IREFZ)를 소정 주기로 출력한다. 내부 리프레시 요구 신호(IREFZ)는 메모리 셀(MC)에 유지된 데이터를 잃는 일없이, 메모리 셀(MC)을 순차 리프레시할 수 있는 주기로 생성된다. 예컨대, 모든메모리 셀(MC)이 300 ms 이내에 1회 리프레시되도록 내부 리프레시 요구 신호(IREFZ)의 생성 주기가 설정되어 있다. 보다 상세하게는 리프레시 요구마다 순차 선택되는 8k 라인의 워드선(WL)이 배선되어 있는 경우, 내부 리프레시 요구 신호(IREFZ)는 36∼37 μs마다 생성된다. 리프레시 타이머(16)는 예컨대, 발진 주기가 1 μs인 링 오실레이터와, 링 오실레이터의 출력으로부터 내부 리프레시 요구 신호(IREFZ)를 생성하기 위한 분주 회로로 구성되어 있다.
리프레시 카운터(18)는 내부 리프레시 요구 신호(IREFZ)에 응답하여 카운트 동작하여, 리프레시 어드레스 신호(REFAD)를 순차 생성한다.
어드레스 입력 회로(20)는 어드레스 단자(ADD)를 통해 어드레스 신호(ADD)를 수신하여, 수신한 신호를 로우 어드레스 신호(RAD)(상위 어드레스) 및 칼럼 어드레스 신호(CAD)(하위 어드레스)로서 출력한다. 또한, 의사 SRAM은 상위 어드레스와 하위 어드레스를 동시에 수신하는 어드레스 비다중식 메모리이다.
스위치 회로(22)는 리프레시 동작이 실행될 때에 리프레시 어드레스 신호(REFAD)를 내부 로우 어드레스 신호(IRAD)로서 출력하고, 독출 동작 또는 기록 동작이 실행될 때에, 로우 어드레스 신호(RAD)를 내부 로우 어드레스 신호(IRAD)로서 출력한다.
데이터 출력 회로(24)는 메모리 셀(MC)로부터의 독출 데이터를 공통 데이터 버스(CDB)를 통해 수신하여, 수신한 데이터를 데이터 단자(DQ)(DQ0-7)에 출력한다. 또, 데이터 출력 회로(24)는 시험 모드 중에 리프레시 판정 회로(30)로부터 출력되는 스킵 신호(SKIPZ)(검출 신호)를 수신했을 때에 데이터 단자(DQ0-7)를 하이 임피던스 상태로 설정한다.
데이터 입력 회로(26)는 기록 데이터를 데이터 단자(DQ)(DQ0-7)를 통해 수신하여, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다.
중재기 회로(28)는 액세스 타이밍 신호(ATDPZ)(액세스 요구)와 리프레시 타이밍 신호(SRTPZ)(리프레시 요구)의 천이 에지를 비교함으로써, 이들 요구의 경합을 판단하여, 액세스 동작과 리프레시 동작 중 어느 것을 우선할 것인지를 결정한다. 중재기 회로(28)는 액세스 동작이 우선하는 경우, 리프레시 타이밍 신호 (SRTPZ)를 일시 유지하고, 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)에 응답하여 독출 타이밍 신호(RDPZ) 또는 기록 타이밍 신호(WRPZ)를 출력한다. 이 후, 중재기 회로(28)는 코어 사이클 상태 신호(ICSX)의 비활성화(하이 레벨로의 변화)에 의해 액세스 동작의 완료를 검출하고, 유지하고 있는 리프레시 타이밍 신호(SRTPZ)에 따라서 리프레시 개시 신호(REFPZ)를 출력하여, 리프레시 상태 신호 (REFZ)(리프레시 제어 신호)를 출력한다. 리프레시 상태 신호(REFZ)는 리프레시 동작이 실행중임을 나타내는 신호이다.
또, 중재기 회로(28)는 리프레시 동작이 우선되는 경우, 액세스 타이밍 신호(ATDPZ)를 일시 유지하고, 리프레시 타이밍 신호(SRTPZ)에 응답하여 리프레시 개시 신호(REFPZ) 및 리프레시 상태 신호(REFZ)를 출력한다. 이 후, 중재기 회로(28)는 코어 사이클 상태 신호(ICSX)의 비활성화(하이 레벨로의 변화)에 의해 리프레시 동작의 완료를 검출하여, 유지하고 있는 액세스 타이밍 신호(ATDPZ)에 따라서, 독출 타이밍 신호(RDPZ) 또는 기록 타이밍 신호(WRPZ)를 출력한다.
리프레시 판정 회로(검출 회로)(30)는 시험 모드 중(TESTZ=하이 레벨)에, 리프레시 타이밍 신호(SRTPZ)에 대응하는 리프레시 상태 신호(REFZ)를 수신하기 전에, 다음 리프레시 타이밍 신호(SRTPZ)를 수신했을 때에, 스킵 신호(SKIPZ)(검출 신호)를 출력한다. 바꾸어 말하면, 스킵 신호(SKIPZ)는 리프레시 요구(IREFZ 또는 EREFZ)에 대응하는 리프레시 동작이 실행되기 전에, 다음 리프레시 요구가 발생했을 때에 출력된다.
액세스 타이밍 생성 회로(10), 명령어 디코더(12) 및 중재기 회로(28)는 명령어 단자(CMD)를 통해 공급되는 액세스 요구 신호(독출 명령어 또는 기록 명령어)에 응답하여, 후술하는 메모리 셀(MC)을 액세스하기 위한 액세스 제어 신호[독출 타이밍 신호(RDPZ) 또는 기록 타이밍 신호(WRPZ)]를 출력하는 명령어 제어 회로로서 동작한다.
로우 동작 제어 회로(32)는 독출 타이밍 신호(RDPZ), 기록 타이밍 신호 (WRPZ) 또는 리프레시 타이밍 신호(SRTPZ)를 수신했을 때에, 메모리 코어(36)를 동작시키는 기본 타이밍 신호인 로우 제어 신호(RASZ)를 출력한다. 로우 동작 제어 회로(32)는 메모리 코어(36)의 동작 중에, 코어 사이클 상태 신호(ICSX)를 로우 레벨로 유지한다.
코어 제어 회로(34)는 도시하지 않는 워드선 제어 회로, 감지 증폭기 제어 회로 및 프리차지 제어 회로를 갖고 있다. 워드선 제어 회로는 후술하는 워드선 (WL)을 선택하는 워드선 제어 신호(TWZ)를, 로우 제어 신호(RASZ)에 응답하여 출력한다. 감지 증폭기 제어 회로는 후술하는 감지 증폭기부(SA)의 감지 증폭기를 활성화하기 위한 감지 증폭기 활성화 신호(LEZ)를, 로우 제어 신호(RASZ)에 응답하여 출력한다. 프리차지 제어 회로는 비트선(BL, /BL)이 사용되지 않을 때에, 비트선 리셋 신호(BRS)를 출력한다.
로우 동작 제어 회로(32) 및 코어 제어 회로(34)는 독출 타이밍 신호(RDPZ)(액세스 제어 신호) 또는 기록 타이밍 신호(WRPZ)(액세스 제어 신호)에 응답하여 메모리 코어(36)에 액세스 동작을 실행시키고, 제1 및 제2 리프레시 제어 신호(REFZ)에 응답하여, 메모리 코어(36)에 제1 및 제2 리프레시 동작을 실행시키는 동작 제어 회로로서 동작한다.
메모리 코어(36)는 메모리 셀 어레이(ARY), 워드 디코더부(WDEC), 감지 증폭기부(SA), 칼럼 디코더부(CDEC), 감지 버퍼부(SB) 및 기록 증폭부(WA)를 갖고 있다. 메모리 셀 어레이(ARY)는 복수의 휘발성 메모리 셀(MC)(다이나믹 메모리 셀)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL, /BL)(상보의 비트선)을 갖고 있다. 각 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL)(또는 /BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해, 독출 동작, 기록 동작 및 리프레시 동작 중 어느 것이 실행된다. 메모리 셀 어레이(ARY)는 독출 동작, 기록 동작 및 리프레시 동작 중 어느 것을 실행한 후, 비트선 리셋 신호(BRS)에 응답하여 비트선(BL, /BL)을 소정의 전압으로 프리차지하는 프리차지 동작을 실행한다.
워드 디코더부(WDEC)는 하이 레벨의 워드선 제어 신호(TWZ)를 수신했을 때,내부 로우 어드레스 신호(IRAD)에 따라서 워드선(WL) 중 어느 것을 선택하여, 선택한 워드선(WL)을 하이 레벨로 변화시킨다. 칼럼 디코더부(CDEC)는 칼럼 어드레스 신호 (CAD)에 따라서, 비트선(BL, /BL)과 데이터 버스(DB)를 각각 접속하는 칼럼 스위치를 온으로 하는 칼럼선 신호를 출력한다.
감지 증폭기부(SA)는 복수의 감지 증폭기를 갖고 있다. 각 감지 증폭기는 감지 증폭기 활성화 신호(LEZ)에 응답하여 동작하여, 비트선(BL, /BL) 상의 데이터의 신호량을 증폭한다. 감지 증폭기에서 증폭된 데이터는 독출 동작 시에 칼럼 스위치를 통해 데이터 버스(DB)에 전달되고, 기록 동작 시에 비트선을 통해 메모리 셀(MC)에 기록된다.
감지 버퍼부(SB)는 데이터 버스(DB) 상의 독출 데이터의 신호량을 증폭하여, 공통 데이터 버스(CDB)에 출력한다. 기록 증폭부(WA)는 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하여, 데이터 버스(DB)에 출력한다.
도 2는 도 1에 도시한 리프레시 판정 회로(30)를 상세히 나타내고 있다.
리프레시 판정 회로(30)는 리프레시 래치 회로(38) 및 스킵 검출 회로(40)를 갖고 있다.
리프레시 래치 회로(38)는 시험 모드 중(TESTZ=하이 레벨)에, 리프레시 타이밍 신호(SRTPZ)에 응답하여 지연 회로(DLY)의 지연 시간 후에 대기 신호(WAITZ)를 하이 레벨로 변화시키고, 리프레시 상태 신호(REFZ)에 응답하여 대기 신호(WAITZ)를 로우 레벨로 변화시킨다. 스킵 검출 회로(40)는 대기 신호(WAITZ)가 하이 레벨인 기간에 리프레시 타이밍 신호(SRTPZ)를 수신했을 때에, 스킵 신호(SKIPZ)를 출력한다. 즉, 스킵 신호(SKIPZ)는 리프레시 요구(SRTPZ)에 대응하는 리프레시 동작 (REFZ)의 실행전(개시전)에 새로운 리프레시 요구가 발생했을 때에, 하이 레벨로 변화된다.
도 3은 도 1에 도시한 데이터 출력 회로(24)를 상세히 나타내고 있다.
데이터 출력 회로(24)는 출력 마스크 회로(42) 및 출력 버퍼 회로(44)를 갖고 있다. 또한, 도 3에서는 데이터 단자(DQ0)에 대응하는 출력 버퍼 회로(44)를 도시한다. 다른 데이터 단자(DQ1-7)에 대응하는 출력 버퍼 회로는 출력 버퍼 회로 (44)와 동일하다. 출력 마스크 회로(42)는 데이터 단자(DQ0-7)에 대응하는 출력 버퍼 회로(44)에 공통의 회로이다.
출력 마스크 회로(42)는 하이 레벨의 리셋 신호(RESETZ)에 의해 리셋되어, 독출 타이밍 신호(READZ)를 반전하여 출력 인에이블 신호(ODEX)로서 출력한다. 출력 마스크 회로(42)는 하이 레벨의 스킵 신호(SKIPZ)를 수신했을 때에, 독출 타이밍 신호(READZ)의 출력을 금지한다. 즉, 출력 인에이블 신호(ODEX)는 하이 레벨의 스킵 신호(SKIPZ)에 의해 하이 레벨로 유지된다.
출력 버퍼 회로(44)는 출력 인에이블 신호(ODEX)가 로우 레벨일 때에, 독출 데이터(DATAOX)의 논리 레벨에 따라서, 3상태 출력 버퍼(44a)를 동작시켜, 데이터 단자(DQ0)에 하이 레벨 또는 로우 레벨을 출력한다. 출력 버퍼 회로(44)는 출력 인에이블 신호(ODEX)가 하이 레벨일 때, 3상태 출력 버퍼(44a)의 출력을 하이 임피던스 상태로 한다. 즉, 출력 마스크 회로(42)는 시험 모드 중에, 스킵 신호(SKIPZ)에 응답하여 독출 데이터(DATAOX)의 데이터 단자(DQ0)로의 출력을 금지하는 동시에 데이터 단자(DQ0)를 하이 임피던스 상태로 설정하기 위해서 3상태 출력 버퍼(44a)를 제어한다.
도 4는 제1 실시예에 있어서의 메모리 셀 어레이(ARY)의 기본 동작을 나타내고 있다.
이 실시예에서는, 기록 동작(WR) 및 독출 동작(RD)은 동일한 사이클 시간 (tRC)으로 실행된다. 리프레시 동작(REF)은 사이클 시간(tRC)보다 짧은 사이클 시간(tRCr)으로 실행된다(쇼트 리프레시 동작). 기록 동작(WR), 독출 동작(RD) 및 리프레시 동작(REF)은 모두 독출 공정(RP), 증폭 공정(AP) 및 프리차지 공정(PP)으로 구성된다.
독출 공정(RP)은 워드선(WL)의 활성화(선택)에 응답하여 선택되는 메모리 셀(MC)에서 비트선(BL)(또는 /BL)으로 데이터를 독출하는 기간이다. 증폭 공정(AP)은 비트선(BL)(또는 /BL)에 데이터가 독출된 후에, 감지 증폭기 활성화 신호(LEZ)에 응답하여 감지 증폭기가 활성화되어 비트선(BL, /BL)의 전압차(데이터)가 증폭되고, 증폭된 비트선(BL, /BL)의 전압이 데이터를 독출한 메모리 셀(MC)에 재기록되는 기간이다. 프리차지 공정(PP)은 워드선(WL)을 비활성화(비선택)하여, 비트선 (BL, /BL)을 소정의 전압으로 프리차지하는 기간이다.
기록 동작(WR)에서는 메모리 셀(MC)에서 독출되어 비트선(BL, /BL) 상에서 증폭된 데이터를, 기록 데이터로 반전할 필요가 있다. 이 때문에, 기록 동작(WR)의 사이클 시간은 다른 동작에 비해서 길어진다. 이 때문에, 독출 동작(RD)은 기록 동작(WR)에 비해 사이클 시간을 짧게 할 수 있다. 그러나, 사용자의 사용성을 고려하여, 독출 동작(RD) 및 기록 동작(WR)의 사이클 시간(tRC)은 동일한 값으로 설정되어 있다.
한편, 리프레시 동작(REF)에서는 비트선(BL, /BL)을 데이터 버스(DB)에 접속할 필요가 없고, 비트선(BL, /BL) 상에서 데이터를 반전할 필요도 없다. 이 때문에, 리프레시 동작(REF)의 사이클 시간(tRCr)이 사이클 시간(tRC)보다 짧더라도, 메모리 셀(MC)에 유지되어 있던 데이터는 다시 메모리 셀(MC)에 풀(full) 기록 가능하다. 풀 기록에 의해, 각 메모리 셀(MC)의 데이터 유지 시간[포즈(pause) 시간]은 300 ms 이상으로 된다.
의사 SRAM에 있어서, 리프레시 동작(REF)은 사용자에게 인식되는 일없이 실행된다. 이 때문에, 리프레시 동작(REF)의 사이클 시간(tRCr)이 독출 동작(RD) 및 기록 동작(WR)의 사이클 시간(tRC)과 다르더라도, 사용자의 사용성을 저하시키는 일은 없다. 의사 SRAM의 내부에서 자동적으로 실행되는 리프레시 동작(REF)의 사이클 시간(tRCr)을 짧게 함으로써, 액세스 시간을 단축할 수 있다.
도 5는 제1 실시예에 있어서의 통상 동작 모드에서의 동작 예를 도시하고 있다.
이 예에서는, 2회의 독출 동작(RD)이 연속해서 실행되어, 최초의 독출 명령어(RD)와 내부 리프레시 요구 신호(IREFZ)가 거의 동시에 발생한다.
우선, 도 1에 도시한 액세스 타이밍 생성 회로(10)는 로우 레벨의 칩 인에이블 신호(/CE) 및 도시하지 않는 로우 레벨의 출력 인에이블 신호(/OE)를 받아, 액세스 타이밍 신호(ATDPZ)를 출력한다(도 5(a)). 명령어 디코더(12)는 로우 레벨의칩 인에이블 신호(/CE) 및 도시하지 않은 로우 레벨의 출력 인에이블 신호(/OE), 하이 레벨의 기록 인에이블 신호(/WE)를 수신하여, 독출 명령어(RD)(독출 액세스 요구)가 공급되었음을 검출하여, 독출 제어 신호(RDZ)를 출력한다[도 5(b)].
도 2에 도시한 리프레시 타이머(16)는 독출 명령어(RD)의 공급과 거의 동시에 내부 리프레시 요구 신호(IREFZ)를 출력한다. 리프레시 선택 회로(14)는 내부 리프레시 요구 신호(IREFZ)에 응답하여 리프레시 타이밍 신호(SRTPZ)를 출력한다(도 5(c)).
중재기 회로(28)는 리프레시 동작을 독출 동작보다 우선하여 실행하는 것을 판정하여, 리프레시 개시 신호(REFPZ) 및 리프레시 상태 신호(REFZ)(제1 리프레시 제어 신호)를 순차 출력한다(도 5(d)). 스위치 회로(22)는 쇼트 리프레시 동작을 실행하기 위해서, 리프레시 어드레스 신호(REFAD)(RA1)를 로우 어드레스 신호 (IRAD)로서 출력한다(도 5(e)).
한편, 중재기 회로(28)는 리프레시 요구와 독출 요구의 재정 결과에 따라서, 리프레시 마스크 신호(REFMSKZ)를 출력한다(도 5(f)). 리프레시 마스크 신호 (REFMSKZ)는 중재기 회로(28) 내에서 사용되는 제어 신호이다. 리프레시 마스크 신호(REFMSKZ)의 하이 레벨 기간은 독출 동작 또는 기록 동작의 실행에 의해, 리프레시 동작을 실행할 수 없는 기간을 나타낸다. 중재기 회로(28)는 리프레시 마스크 신호(REFMSKZ)의 하이 레벨 중에, 리프레시 상태 신호(REFZ)의 출력 개시를 금지하여, 리프레시 동작의 실행을 마스크한다.
로우 동작 제어 회로(32)는 리프레시 개시 신호(REFPZ)에 동기하여 로우 제어 신호(RASZ)를 출력한다(도 5(g)). 코어 제어 회로(34)는 로우 제어 신호(RASZ)에 응답하여 워드선 제어 신호(TWZ) 등을 출력한다. 그리고, 도 4에 도시한 리프레시 동작(REF)이, 독출 동작(RD) 전에 실행된다(도 5(h)). 로우 동작 제어 회로(32)는 리프레시 동작(REF)의 실행 중에 코어 사이클 상태 신호(ICSX)를 로우 레벨로 변화시킨다(도 5(i)).
중재기 회로(28)는 리프레시 동작(REF)의 실행후, 리프레시 상태 신호(REFZ)를 로우 레벨로 변화시킨다(도 5(j)). 스위치 회로(22)는 독출 동작을 실행하기 위해서, 어드레스 신호(ADD)(AD1)를 로우 어드레스 신호(IRAD)로서 출력한다(도 5(k)).
중재기 회로(28)는 코어 사이클 상태 신호(ICSX)의 상승 에지에 응답하여 독출 타이밍 신호(RDPZ)를 출력한다(도 5(l)). 로우 동작 제어 회로(32)는 독출 타이밍 신호(RDPZ)에 동기하여 로우 제어 신호(RASZ)를 출력한다(도 5(m)). 코어 제어 회로(34)는 로우 제어 신호(RASZ)에 응답하여 워드선 제어 신호(TWZ) 등을 출력한다. 그리고, 도 4에 도시한 독출 동작(RD)이 실행된다(도 5(n)). 독출 동작(RD)에 의해 비트선(BL, /BL) 상에서 증폭된 독출 데이터(DO)는 공통 데이터 버스(CDB)를 통해 데이터 단자(DQ)에 출력된다(도 5(o)).
리프레시 동작(REF)은 도 4에 도시한 바와 같이 독출 동작(RD) 및 기록 동작(WR)에 비해 단기간에 종료된다. 이 때문에, 리프레시 요구가 액세스 요구와 경합하여, 리프레시 요구가 우선되는 경우에도 액세스 요구에 대응하는 액세스 동작을 빠르게 개시할 수 있다. 즉, 칩 인에이블 신호(/CE)의 하강 에지에서부터 데이터 단자(DQ)로 데이터가 출력될 때까지의 칩 인에이블 액세스 시간을 단축할 수 있다.
이어서, 의사 SRAM은 독출 명령어(로우 레벨의 칩 인에이블 신호(/CE) 및 도시하지 않는 로우 레벨의 출력 인에이블 신호(/OE), 하이 레벨의 기록 인에이블 신호(/WE))를 수신한다(도 5(p)). 액세스 타이밍 생성 회로(10)는 독출 명령어에 응답하여, 액세스 타이밍 신호(ATDPZ)를 출력한다(도 5(q)). 명령어 디코더(12)는 로우 레벨의 칩 인에이블 신호(/CE) 및 도시하지 않는 로우 레벨의 출력 인에이블 신호(/OE), 하이 레벨의 기록 인에이블 신호(/WE)를 받아, 독출 명령어(RD)(독출 액세스 요구)가 공급되었음을 검출하여, 독출 제어 신호(RDZ)를 출력한다(도 5(r)).
중재기 회로(28)는 코어 사이클 상태 신호(ICSX)가 하이 레벨에 따라서 소정 시간 후에 독출 타이밍 신호(RDPZ)를 출력한다(도 5(s)). 로우 동작 제어 회로(32)는 독출 타이밍 신호(RDPZ)에 동기하여 로우 제어 신호(RASZ)를 출력한다(도 5(t)). 코어 제어 회로(34)는 로우 제어 신호 신호(RASZ)에 응답하여 워드선 제어 신호(TWZ) 등을 출력한다. 그리고, 어드레스 신호(AD2)에 대응하는 독출 동작(RD)이 실행된다(도 5(u)). 독출 동작(RD)에 의해 비트선(BL, /BL) 상에서 증폭된 독출 데이터(D1)는 공통 데이터 버스(CDB)를 통해 데이터 단자(DQ)에 출력된다(도 5(v)).
또한, 이 의사 SRAM은 리프레시 동작(REF)의 실행 시간 및 1회의 액세스 동작(독출 동작(RD) 또는 기록 동작(WR))의 실행 시간의 합이 액세스 요구의 최소 공급 간격인 외부 액세스 사이클 시간의 1회분보다 작아지도록 설계되어 있다. 이 때문에, 1회의 외부 액세스 사이클 시간 동안에, 리프레시 동작(REF)과, 1회의 독출 동작(RD)(또는 기록 동작(WR))을 실행할 수 있다. 즉, 의사 SRAM은 리프레시 동작을 외부에서 인식되는 일없이 실행할 수 있다.
도 6은 제1 실시예에 있어서의 통상 동작 모드에서의 다른 동작 예를 도시하고 있다. 도 5와 동일한 동작에 대해서는 상세한 설명을 생략한다.
이 예에서는, 기록 동작(WR) 및 독출 동작(RD)이 연속해서 실행되어, 기록 명령어와 내부 리프레시 요구 신호(IREFZ)가 거의 동시에 발생한다.
리프레시 타이머(16)는 기록 명령어(WR)의 공급과 거의 동시에 내부 리프레시 요구 신호(IREFZ)를 출력한다(도 6(a)). 중재기 회로(28)는 리프레시 동작을 기록 동작보다 우선하여 실행하는 것을 판정하여, 리프레시 개시 신호(REFPZ) 및 리프레시 상태 신호(REFZ)를 순차 출력한다(도 6의 (b), (c)).
그리고, 도 5와 같은 식으로, 리프레시 동작(REF), 기록 동작(WR)(액세스 동작) 및 독출 동작(RD)(액세스 동작)이 순차 실행된다(도 6의 (d), (e), (f)).
도 7은 제1 실시예에 있어서의 통상 동작 모드에서의 다른 동작 예를 도시하고 있다. 도 5와 동일한 동작에 대해서는 상세한 설명을 생략한다.
이 예에서는, 2회의 독출 동작(RD)이 연속해서 실행되어, 최초의 독출 명령어(RD)의 공급 후에 내부 리프레시 요구 신호(IREFZ)가 발생한다(도 7(a)).
중재기 회로(28)는 리프레시 타이밍 신호(SRTPZ)를 수신하기 전에 액세스 타이밍 신호(ATDPZ)를 수신한다. 이 때문에, 중재기 회로(28)는 독출 동작을 리프레시 동작보다 우선하여 실행하는 것을 판정한다(REFMSKZ 신호=하이 레벨). 그리고,중재기 회로(28)는 리프레시 개시 신호(REFPZ) 및 리프레시 상태 신호(REFZ)를 출력하지 않고, 독출 타이밍 신호(RDPZ)를 출력한다(도 7(b)). 어드레스(AD1)에 대응하는 독출 동작(RD)이 리프레시 동작보다 우선하여 실행된다(도 7(c)).
중재기 회로(28)는 독출 동작(RD)의 완료에 따른 코어 사이클 상태 신호 (ICSX)의 상승 에지에 동기하여, 리프레시 개시 신호(REFPZ)를 출력한다(도 7(d)). 중재기 회로(28)는 리프레시 마스크 신호(REFMSKZ)가 로우 레벨이기 때문에, 리프레시 상태 신호(REFZ)를 출력한다(도 7(e)). 그리고, 도 5와 마찬가지로, 리프레시 동작(REF) 및 어드레스(AD2)에 대응하는 독출 동작(RD)이 순차 실행된다(도 7의 (f), (g)). 이와 같이, 중재기 회로(28)는 독출 명령어(RD)(액세스 요구)를 내부 리프레시 요구 신호(IREFZ)보다 우선하여 실행시킬 때에, 독출 타이밍 신호 (RDPZ)를 출력한 후에, 리프레시 상태 신호(REFZ)(제2 리프레시 제어 신호)를 출력한다.
도 8은 제1 실시예에 있어서의 시험 모드에서의 동작 예를 도시하고 있다. 도 5 및 도 7과 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 예에서는, 의사 SRAM은 미리 통상 동작 모드에서 시험 모드로 이행하고 있다. 시험 모드는 예컨대, 의사 SRAM의 개발시의 특성 평가에 있어서 사용된다. 특성 평가는 웨이퍼 상태의 의사 SRAM을 프로브에 접속하고, LSI 테스터로부터 의사 SRAM에 시험 패턴을 입력함으로써 실시된다.
시험 모드에서는 액세스 요구가 연속해서 공급되어, 액세스 동작이 실행되는 경우에, 리프레시 동작을 액세스 동작 사이에 삽입할 수 있는 액세스 요구의 최소 공급 간격이 구해진다. 도 8의 기본적인 타이밍은 상술한 도 7과 동일하다. 즉, 이예에서는 리프레시 동작은 액세스 동작 사이에 삽입할 수 있다.
시험 모드에서는 도 1에 도시한 리프레시 선택 회로(14)는 리프레시 타이머(16)로부터 출력되는 내부 리프레시 요구 신호(IREFZ)를 마스크하고, 시험 단자(SRC)를 통해 LSI 테스터로부터 공급되는 시험 리프레시 요구 신호(EREFZ)를 내부 리프레시 요구 신호(IREFZ) 대신에 수신하여, 리프레시 타이밍 신호(SRTPZ)로서 출력한다(도 8(a)). 시험 리프레시 요구 신호(EREFZ)는 독출 명령어(RD)의 공급 후에 공급된다.
도 2에 도시한 리프레시 판정 회로(30)의 리프레시 래치 회로(38)는 하이 레벨의 리프레시 타이밍 신호(SRTPZ) 및 시험 신호(TESTZ)에 응답하여, 지연 회로 (DLY)의 지연 시간 후에 대기 신호(WAITZ)를 하이 레벨로 변화시킨다(도 8(b)).
시험 리프레시 요구 신호(EREFZ)가 독출 명령어(RD)의 공급 후에 공급되기 때문에, 리프레시 동작(REF) 전에 독출 동작이 실행된다(도 8(c)). 중재기 회로 (28)는 독출 동작(RD)의 완료에 따른 코어 사이클 상태 신호(ICSX)의 상승 에지에 동기하여, 리프레시 개시 신호(REFPZ)를 출력한다(도 8(d)). 중재기 회로(28)는 독출 동작(RD)의 완료에 응답하여 리프레시 마스크 신호(REFMSKZ)를 로우 레벨로 변화시킨다(도 8(e)). 리프레시 마스크 신호(REFMSKZ)가 로우 레벨이기 때문에, 리프레시 상태 신호(REFZ)가 출력된다(도 8(f)). 그리고, 도 5와 마찬가지로, 리프레시 동작(REF)이 실행된다(도 8(g)). 리프레시 래치 회로(38)는 리프레시 상태 신호(REFZ)에 응답하여, 대기 신호(WAITZ)를 로우 레벨로 변화시킨다(도 8(h)).
이어서, 의사 SRAM은 독출 명령어를 수신한다. 액세스 타이밍 생성 회로(10)및 명령어 디코더(12)는 독출 명령어에 응답하여, 액세스 타이밍 신호(ATDPZ) 및 독출 제어 신호(RDZ)를 출력한다(도 8(i)). 판정 회로(30)는 리프레시 동작의 완료에 동기하여 독출 타이밍 신호(RDPZ)를 출력한다(도 8(j)). 그리고, 독출 동작이 시작된다(도 8(k)).
의사 SRAM은 독출 타이밍 신호(RDPZ)의 생성 직후에, LSI 테스터로부터의 시험 리프레시 요구 신호(EREFZ)를 수신한다. 시험 리프레시 요구 신호(EREFZ)에 동기하여 리프레시 타이밍 신호(SRTPZ)가 출력된다(도 8(l)). 시험 모드에서는 원하는 타이밍을 갖는 리프레시 요구(시험 리프레시 요구 신호(EREFZ))를, 의사 SRAM의 외부로부터 공급할 수 있다. 이 결과, 의사 SRAM의 통상 동작에서는 일어나지 않는 타이밍의 신호를 생성할 수 있어, 시험을 상세하고 또 효율적으로 실시할 수 있다.
리프레시 래치 회로(38)는 하이 레벨의 리프레시 타이밍 신호(SRTPZ) 및 시험 신호(TESTZ)에 응답하여, 지연 회로(DLY)의 지연 시간 후에 대기 신호(WAITZ)를 하이 레벨로 변화시킨다(도 8(m)). 대기 신호(WAITZ)는 리프레시 타이밍 신호 (SRTPZ)가 출력될 때에 로우 레벨이기 때문에, 도 2에 도시한 리프레시 판정 회로 (30)의 스킵 검출 회로(40)는 스킵 신호(SKIPZ)를 출력하지 않는다.
이 때문에, 독출 동작에 있어서, 메모리 셀(MC)에서 독출되는 데이터(D1)가 데이터 단자(DQ)에 출력된다(도 8(n)). LSI 테스터는 의사 SRAM로부터의 정상적인 독출 데이터(D1)를 수신하여, 독출 동작(RD) 사이에 리프레시 동작(REF)이 삽입되는 것을 인식한다.
도 9는 제1 실시예에 있어서의 시험 모드에서의 다른 동작 예를 나타내고 있다. 도 5, 도 7 및 도 8과 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 예에서는 독출 명령어(RD)의 공급 간격은 도 8보다 짧아져, 리프레시 동작은 액세스 동작 사이에 삽입할 수 없다.
독출 명령어(RD)의 공급 간격이 짧기 때문에, 중재기 회로(28)는 최초의 독출 동작(RD)에 따른 코어 사이클 상태 신호(ICSX)의 수신 직후에, 리프레시 마스크 신호(REFMSKZ)를 하이 레벨로 변화시킨다(도 9(a)). 이 때문에, 리프레시 상태 신호(REFZ)의 출력은 마스크된다(도 9(b)). 로우 동작 제어 회로(32)는 리프레시 상태 신호(REFZ)가 공급되지 않기 때문에, 리프레시 개시 신호(REFPZ)의 수신을 취소하고, 로우 제어 신호(RASZ)를 출력하지 않는다. 이 때문에, 리프레시 동작(REF)은 실행되지 않는다. 리프레시 래치 회로(38)는 리프레시 상태 신호(REFZ)를 수신하지 않기 때문에, 대기 신호(WAITZ)의 하이 레벨 "H"을 유지한다(도 9(c)).
의사 SRAM은 독출 명령어를 수신한다. 액세스 타이밍 생성 회로(10) 및 명령어 디코더(12)는 독출 명령어에 응답하여, 액세스 타이밍 신호(ATDPZ) 및 독출 제어 신호(RDZ)를 출력한다(도 9(d)). 판정 회로(30)는 코어 사이클 상태 신호(ICSX)가 하이 레벨이기 때문에, 액세스 타이밍 신호(ATDPZ)의 수신에서부터 소정 시간 후에 독출 타이밍 신호(RDPZ)를 출력한다(도 9(e)). 그리고, 독출 동작이 시작된다 (도 9(f)).
의사 SRAM은 독출 타이밍 신호(RDPZ)의 생성 직후에, LSI 테스터로부터의 시험 리프레시 요구 신호(EREFZ)를 수신한다. 시험 리프레시 요구 신호(EREFZ)에 동기하여 리프레시 타이밍 신호(SRTPZ)가 출력된다(도 9(g)). 대기 신호(WAITZ)는 리프레시 타이밍 신호(SRTPZ)가 출력될 때에 하이 레벨을 유지하고 있다. 이 때문에, 스킵 검출 회로(40)는 리프레시 타이밍 신호(SRTPZ)에 동기하여 스킵 신호(SKIPZ)를 출력한다(도 9(h)).
도 3에 도시한 데이터 출력 회로(24)의 출력 마스크 회로(42)는 스킵 신호 (SKIPZ)에 응답하여, 독출 타이밍 신호(READZ)를 마스크하여, 출력 인에이블 신호 (ODEX)를 하이 레벨로 고정한다. 이 때문에, 도 3에 도시한 데이터 출력 회로 (24)의 출력 버퍼 회로(44)는 비활성화되고, 3상태 출력 버퍼(44a)는 독출 동작 (RD)에 따른 독출 데이터(D1)의 데이터 단자(DQ)로의 출력을 금지하는 동시에, 데이터 단자(DQ)를 하이 임피던스 상태(Hi-Z)로 설정한다(도 9(i)).
즉, 시험 모드에서는 리프레시 동작(REF)이 실행되는 일없이 다음 리프레시 요구가 발생할 때에, 데이터 단자(DQ)가 하이 임피던스 상태(Hi-Z)가 된다. 이 때, 리프레시 요구를 리프레시 타이머(16)에 의존하지 않고 원하는 타이밍에 발생할 수 있기 때문에, 시험을 단시간에 실시할 수 있다. 시험을 실시할 때에 전용 시험 단자를 형성하지 않아도 되기 때문에, 의사 SRAM의 칩 사이즈가 증가하는 것을 방지할 수 있다.
실제의 평가에서는 데이터 단자(DQ)가 풀업된(논리 "1") 평가 기판 또는 프로브 카드가 LSI 테스터에 장착되어, 메모리 셀(MC)에 미리 논리 "0"이 기록된다. 그리고, 상기 시험에 있어서, 논리 "0"이 독출되지 않고, 에러가 되었을 때, 리프레시 동작(REF)이 실행되는 일없이 다음 리프레시 요구가 발생했다고 판단된다.
도 8 및 도 9에 있어서, 최초에 공급되는 액세스 명령어는 독출 명령어(RD)가 아니라, 기록 명령어(WR)라도 좋다. 2번째로 공급되는 액세스 명령어는 LSI 테스터에 의해 패스/페일 판정을 행하기 위해서 독출 명령어(RD)가 아니면 안 된다.
또한, 쇼트 리프레시 기능을 갖는 의사 SRAM에 있어서 리프레시 동작이 정상적으로 실행될지의 여부는 메모리 셀(MC)에 기록된 데이터가 실제로 소실됨을 확인함으로써 평가할 수 있다. 구체적으로는, 액세스 명령어의 공급 간격을 서서히 짧게 하면서, 메모리 셀의 데이터 유지 특성을 평가하는 시험(일반적으로 포즈 시험이라 부름)을 실시하면 된다. 그러나, DRAM의 메모리 셀(MC)에 기록된 데이터는 수백밀리초∼수초 유지된다. 이 때문에, 리프레시 동작이 정확하게 실행되는 것을 포즈 시험에 의해 확인하는 경우, 방대한 시험 시간이 필요하게 된다.
이상, 제1 실시예에서는, 시험 모드에 있어서, 리프레시 동작(REF)이 실행되는 일없이 다음 리프레시 요구가 발생할 때에, 데이터 단자(DQ)를 하이 임피던스 상태로 설정했다. 이 때문에, 의사 SRAM을 평가하는 LSI 테스터 등의 평가 장치는 리프레시 동작(REF)을 삽입할 수 없게 되는 액세스 명령어 간격을 용이하고 또 정확하게 평가할 수 있다. 즉, 액세스 명령어의 최소 공급 간격을 용이하게 평가할 수 있다. 이 결과, 의사 SRAM의 개발 기간을 단축할 수 있어, 개발 비용을 삭감할 수 있다. 의사 SRAM의 양산에 있어서는, 제조 조건의 변동 등에 의해 불량이 발생했을 때에, 불량 해석을 신속히 실시할 수 있어, 수율의 저하 기간을 최소한으로 할 수 있다.
3상태 출력 버퍼(44a)에 접속되는 데이터 단자(DQ)를 시험 모드 중에 외부 시험 단자로서 사용했다. 이 때문에, 평가용의 새로운 단자를 형성할 필요가 없어져, 의사 SRAM의 칩 사이즈 증가를 방지할 수 있다.
도 10은 본 발명의 반도체 메모리의 제2 실시예를 나타내고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 실시예에서는, 제1 실시예의 명령어 디코더(12) 및 리프레시 타이머(16) 대신에 명령어 디코더(12A) 및 리프레시 타이머(16A)가 형성되어 있다. 또, 이 실시예에서는 리프레시 선택 회로(14) 및 외부 시험 단자(SRC)는 형성되어 있지 않다. 그 밖의 구성은 제1 실시예와 거의 동일하다.
명령어 디코더(12A)는 명령어 신호(CMD)를 해독하여, 독출 동작을 실행하기 위한 독출 제어 신호(RDZ) 또는 기록 동작을 실행하기 위한 기록 제어 신호(WRZ)를 출력한다. 또, 명령어 디코더(12A)는 시험 모드일 때에, 명령어 단자(CMD)에 공급되는 명령어 신호(CMD)(시험 명령어)에 따라서, 리프레시 타이머(16A)의 주기를 변경하기 위한 리프레시 조정 신호(REFADJ)를 출력한다.
리프레시 타이머(16A)는 내부 리프레시 요구 신호(IREFZ)를 소정의 주기로 출력한다. 내부 리프레시 요구 신호(IREFZ)는 통상 동작 모드일 때에, 메모리 셀(MC)에 유지된 데이터를 잃는 일없이, 메모리 셀(MC)을 순차 리프레시할 수 있는 주기로 생성된다. 또한, 내부 리프레시 요구 신호(IREFZ)는 시험 모드일 때에, 리프레시 조정 신호(REFADJ)의 논리치에 대응하는 주기로 생성된다.
이 실시예에서는 시험 모드일 때에, 명령어 단자(CMD)를 통해 공급되는 시험 명령어에 의해, 리프레시 타이머(16A)의 주기를 바꾸면서, 제1 실시예와 같은 식의평가가 실시된다.
이상, 제2 실시예에서도, 상술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또, 이 실시예에서는, 리프레시 타이머(16A)는 시험 모드 중에, 리프레시 요구의 생성 주기를 변경하기 위한 리프레시 조정 신호(REFADJ)를 수신한다. 이 때문에, 통상의 동작 시에 동작하는 회로를 이용하여, 의사 SRAM의 내부에서 원하는 타이밍을 갖는 리프레시 요구를 발생시킬 수 있다. 따라서, 의사 SRAM의 실제의 회로 동작과 동일한 상태에서, 리프레시 특성을 평가할 수 있다.
도 11은 본 발명의 반도체 메모리의 제3 실시예를 나타내고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 실시예에서는, 제1 실시예의 액세스 타이밍 생성 회로(10) 및 명령어 디코더(12)가, 명령어 제어 회로(11)로서 형성되어 있다. 또, 제1 실시예의 데이터 출력 회로(24), 중재기 회로(28), 리프레시 판정 회로(30), 로우 동작 제어 회로 (32) 및 코어 제어 회로(34) 대신에 데이터 출력 회로(24B), 중재기 회로(28B), 중단 검출 회로(31), 로우 동작 제어 회로(32B) 및 코어 제어 회로(34B)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 거의 동일하다. 즉, 반도체 메모리는 DRAM의 메모리 셀(다이나믹 메모리 셀)을 갖고, SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다. 이 의사 SRAM은 예컨대, 휴대 전화에 탑재되는 워크 메모리에 사용된다.
명령어 제어 회로(11)는 명령어 단자(CMD)를 통해 공급되는 명령어 신호(CMD)(칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호 (/WE) 등)을 해독하여, 명령어 신호(CMD)가 액세스 요구를 나타냄을 인식했을 때에, 독출 동작 또는 기록 동작을 실행하기 위한 액세스 타이밍 신호(ATDPZ)(액세스 제어 신호)를 출력한다. 명령어 제어 회로(11)는 독출 동작을 실행하기 위한 독출 명령어 신호 및 기록 동작을 실행하기 위한 기록 명령어 신호 등도 출력한다.
데이터 출력 회로(24B)는 메모리 셀(MC)로부터의 독출 데이터를 공통 데이터 버스(CDB)를 통해 수신하여, 수신한 데이터를 데이터 단자(DQ)(DQ0-7)에 출력한다. 또, 데이터 출력 회로(24B)는 시험 모드 중에, 리프레시 판정 회로(30B)로부터 하이 레벨의 중단 검출 신호(INTDZ)를 수신했을 때에, 데이터 단자(DQ0-7)를 하이 임피던스 상태로 설정한다. 데이터 출력 회로(24B)의 상세한 점은 도 13에서 설명한다.
중재기 회로(28B)는 액세스 타이밍 신호(ATDPZ)(액세스 요구)와 리프레시 타이밍 신호(SRTPZ)(리프레시 요구)의 천이 에지를 비교함으로써, 이들 요구의 경합을 판단하여, 액세스 동작과 리프레시 동작 중 어느 것을 우선하여 실행할 것인지를 결정한다. 중재기 회로(28B)는 액세스 타이밍 신호(ATDPZ)를 리프레시 타이밍 신호(SRTPZ)보다 빨리 수신했을 때, 액세스 동작을 우선하여 실행하기 위해서 리프레시 타이밍 신호(SRTPZ)를 일시 유지하고, 리프레시 개시 신호(REFPX)(리프레시 제어 신호)를 하이 레벨로 유지한다. 이 후, 중재기 회로(28B)는 코어 사이클 상태 신호(ICSX)의 비활성화(하이 레벨로의 변화)에 의해 액세스 동작의 완료를 검출하여, 유지하고 있는 리프레시 타이밍 신호(SRTPZ)에 따라서 리프레시 동작을 실행하기 위해서 리프레시 개시 신호(REFPX)를 소정 기간 로우 레벨로 변화시킨다.
또, 중재기 회로(28B)는 리프레시 타이밍 신호(SRTPZ)를 액세스 타이밍 신호 (ATDPZ)보다 빨리 받았을 때, 리프레시 동작을 우선하여 실행하기 위해서 리프레시 타이밍 신호(SRTPZ)에 응답하여 리프레시 개시 신호(REFPX)를 소정 기간 로우 레벨로 변화시킨다.
또한, 중재기 회로(28B)는 리프레시 중단 판정 신호(REFJZ)가 하이 레벨인 기간 동안에 다음 액세스 명령어에 대응하는 액세스 타이밍 신호(ATDPZ)를 수신했을 때에, 리프레시 중단 신호(REFIZ)를 출력한다. 리프레시 중단 판정 신호(REFJZ)는 리프레시 동작에 우선하여 실행되는 독출 동작 또는 기록 동작의 완료에서부터 리프레시 동작을 위해 워드선(WL)이 활성화되기 직전까지 하이 레벨을 유지한다. 리프레시 동작은 워드선(WL)이 활성화하기 전이라면, 로우 동작 제어 회로(34B)가 리프레시 동작을 시작하더라도 메모리 셀(MC) 내의 데이터를 파괴하지 않고 중단할 수 있다. 이와 같이, 중재기 회로(28B)는 액세스 동작의 완료에서부터 소정 기간 내에 다음 액세스 요구를 수신했을 때에, 리프레시 동작을 중단하기 위한 리프레시 중단 신호(REFIZ)를 출력하는 중단 회로로서도 동작한다. 또한, 중재기 회로(28B)는 리프레시 중단 신호(REFIZ)를 출력하는 경우, 리프레시 요구를 계속해서 유지한다.
중단 검출 회로(31)는 시험 모드 중(TESTZ=하이 레벨)에 동작하여, 액티브 신호(ACTPX), 리프레시 상태 신호(REFZ), 워드선 제어 신호(TWZ) 및 리프레시 타이밍 신호(SRTPZ)를 수신하여, 리프레시 중단 판정 신호(REFJZ)에 응답하여 리프레시동작의 중단을 검출했을 때에 중단 검출 신호(INTDZ)를 출력한다. 액티브 신호 (ACTPX)는 독출 동작 또는 기록 동작의 시작을 나타내는 신호이다. 리프레시 상태 신호(REFZ)는 리프레시 동작이 실행되고 있음을 나타내는 신호이다. 중단 검출 회로(31)의 상세한 점은 도 12에서 설명한다.
로우 동작 제어 회로(32B)는 리프레시 개시 신호(REFPX)를 수신하는 일없이 액세스 타이밍 신호(ATDPZ)를 수신했을 때에, 로우 제어 신호(RASZ) 및 액티브 신호 (ACTPX)와, 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 출력한다. 로우 동작 제어 회로(32B)는 리프레시 개시 신호(REFPX)를 수신했을 때에, 액세스 타이밍 신호(ATDPZ)에 관계없이 로우 제어 신호(RASZ) 및 리프레시 상태 신호(REFZ)를 출력한다. 또, 로우 동작 제어 회로(32B)는 메모리 코어(36)의 동작 중에, 코어 사이클 상태 신호(ICSX)를 로우 레벨로 유지한다. 로우 제어 신호(RASZ)는 메모리 코어(36)를 동작시키는 기본 타이밍 신호이다. 독출 제어 신호(RDZ) 및 기록 제어 신호(WRZ)는 독출 동작 및 기록 동작을 각각 실행하기 위한 신호이다.
코어 제어 회로(34B)는 도시하지 않은 워드선 제어 회로, 감지 증폭기 제어 회로 및 프리차지 제어 회로를 갖고 있다. 워드선 제어 회로는 워드선(WL)을 선택하는 워드선 제어 신호(TWZ)를, 로우 제어 신호(RASZ)에 응답하여 출력한다. 감지 증폭기 제어 회로는 감지 증폭기부(SA)의 감지 증폭기를 활성화하기 위한 감지 증폭기 활성화 신호(LEZ)를, 로우 제어 신호(RASZ)에 응답하여 출력한다. 프리차지 제어 회로는 비트선(BL, /BL)이 사용되지 않을 때에, 비트선 리셋 신호(BRS)를 출력한다.
또, 코어 제어 회로(34B)는 상술한 바와 같이, 리프레시 동작에 우선하여 실행되는 독출 동작 또는 기록 동작의 완료에서부터 소정 기간, 리프레시 중단 판정 신호(REFJZ)를 로우 레벨에서 하이 레벨로 변화시킨다.
로우 동작 제어 회로(32B) 및 코어 제어 회로(34B)는 리프레시 개시 신호 (REFPX)에 응답하여 메모리 코어(36)에 리프레시 동작을 실행시키는 동시에, 리프레시 중단 신호(REFIZ)를 수신했을 때에 실행 중의 리프레시 동작을 중단시키고, 리프레시 개시 신호(REFPX)가 출력되지 않을 때에 액세스 타이밍 신호(ATDPZ)에 응답하여 메모리 코어(36)에 액세스 동작을 실행시키는 동작 제어 회로로서 동작한다.
도 12는 도 11에 도시한 중단 검출 회로(31)를 상세히 나타내고 있다.
중단 검출 회로(31)는 플립플롭(FF1, FF2) 및 이들 플립플롭(FF1, FF2)을 제어하는 논리 게이트를 갖고 있다.
플립플롭(FF1)은 시험 모드 중(TESTZ=하이 레벨)에 동작하며, 리프레시 타이밍 신호(SRTPZ)의 상승 에지에 동기하여 리프레시 윈도우 신호(REFWZ)를 하이 레벨로 세트한다. 플립플롭(FF1)은 개시 신호(STTX) 또는 액티브 신호(ACTPX)의 하강 에지에 동기하여 리프레시 윈도우 신호(REFW)를 로우 레벨로 리셋한다. 개시 신호 (STTX)는 파워온 리셋 중에 로우 레벨로 변화되어, 그 후 하이 레벨로 유지되는 신호이다.
플립플롭(FF2)은 리프레시 윈도우 신호(REFWZ)가 하이 레벨인 기간에, 하이 레벨의 리프레시 상태 신호(REFZ) 및 워드 제어 신호(WTZ)를 수신했을 때, 또는 개시 신호(STTX)를 수신했을 때에 세트되어, 중단 검출 신호(INTDZ)를 로우 레벨로 변화시킨다. 플립플롭(FF2)은 리프레시 타이밍 신호(SRTPZ)의 상승 에지에 동기하여 리셋되어, 중단 검출 신호(INTDZ)를 하이 레벨로 변화시킨다.
중단 검출 회로(31)는 시스템에 의해 의사 SRAM이 액세스되는 통상 동작 모드 중에(TESTZ=로우 레벨), 중단 검출 신호(INTDZ)를 로우 레벨로 유지한다. 중단 검출 회로(31)는 시험 모드 중에, 리프레시 요구에 응답하여 중단 검출 신호 (INTDZ)를 하이 레벨로 변화시키고, 리프레시 요구에서부터 다음 액세스 요구까지의 기간(REFWZ=하이 레벨)에, 이 리프레시 요구에 대응하여 워드선(WL)이 활성화되었을 때에, 중단 검출 신호(INTDZ)를 로우 레벨로 되돌린다. 바꾸어 말하면, 중단 검출 회로(31)는 리프레시 요구에 대응하는 워드선(WL)이 다음 액세스 요구까지 활성화될 때, 하이 레벨의 중단 검출 신호(INTDZ)를 계속해서 출력한다.
도 13은 도 11에 도시한 데이터 출력 회로(24B)를 상세히 나타내고 있다.
데이터 출력 회로(24B)는 제1 실시예(도 3)의 데이터 출력 회로(24)의 출력 마스크 회로(42) 대신에 출력 마스크 회로(42B)를 형성하여 구성되어 있다. 그 밖의 구성은 데이터 출력 회로(24)와 동일하다. 한편, 도 13에서는 도 3과 마찬가지로, 데이터 단자(DQ0)에 대응하는 출력 버퍼 회로(44)를 나타내고 있다. 출력 마스크 회로(42B)는 데이터 단자(DQ0-7)에 대응하는 출력 버퍼 회로(44)에 공통의 회로이다.
출력 마스크 회로(42B)는 중단 검출 신호(INTDZ)가 하이 레벨일 때에, 독출 타이밍 신호(READZ)를 마스크하여, 하이 레벨의 출력 인에이블 신호(ODEX)를 하이레벨로 유지한다. 즉, 3상태 버퍼(44a)는 중단 검출 신호(INTDZ)가 하이 레벨일 때에 하이 임피던스 상태로 설정된다. 출력 마스크 회로(42B)는 중단 검출 신호 (INTDZ)가 로우 레벨일 때에, 독출 타이밍 신호(READZ)를 반전하여 출력 인에이블 신호(ODEX)로서 출력한다.
도 14 및 도 15는 제3 실시예에 있어서의 통상 동작 모드에서의 동작 예를 나타내고 있다. 제1 실시예(도 5, 도 7)와 동일한 동작에 대해서는 상세한 설명을 생략한다. 한편, 제1 실시예(도 4)와 마찬가지로, 기록 동작(WR) 및 독출 동작(RD)은 동일한 사이클 시간(tRC)으로 실행된다.
도 14는 연속되는 액세스 동작(독출 동작) 사이에 리프레시 동작을 삽입할 수 있는 예를 도시하고 있다.
이 예에서는 2회의 독출 명령어(RD)가 연속해서 공급되어, 최초의 독출 명령어(RD)의 공급 후에 내부 리프레시 요구 신호(IREFZ)가 발생한다.
우선, 도 11에 도시한 명령어 제어 회로(11)는 로우 레벨의 칩 인에이블 신호(/CE) 및 도시하지 않은 로우 레벨의 출력 인에이블 신호(/OE)를 수신하여, 액세스 타이밍 신호(ATDPZ)를 출력한다(도 14(a)). 로우 동작 제어 회로(32B)는 리프레시 개시 신호(REFPX)를 수신하기 전에 액세스 타이밍 신호(ATDPZ)를 수신하여, 독출 제어 신호(RDZ) 및 액티브 신호(ACTPX)를 출력한다(도 14(b)). 또, 로우 동작 제어 회로 (32B)는 액세스 타이밍 신호(ATDPZ)에 응답하여 로우 제어 신호(RASZ)를 출력한다(도 14(c)). 코어 제어 회로(34B)는 독출 제어 신호(RDZ) 및 로우 제어 신호(RASZ)를 수신하여, 워드선 제어 신호(TWZ)를 소정 기간 활성화한다(도 14(d)).그리고, 어드레스(AD1)에 대응하는 독출 동작이 실행되어, 독출 데이터(DO)가 출력된다 (도 14(e)).
한편, 액세스 타이밍 신호(ATDPZ)의 출력 직후에, 리프레시 타이머(16)로부터 내부 리프레시 요구(IREFZ)가 출력된다(도 14(f)). 리프레시 선택 회로(14)는 내부 리프레시 요구(IREFZ)에 응답하여 리프레시 타이밍 신호(SRTPZ)를 출력한다(도 14(g)).
코어 제어 회로(34B)는 독출 동작(RD)의 완료에서부터 소정 기간, 리프레시 중단 판정 신호(REFJZ)를 출력한다(도 14(h)). 중재기 회로(28B)는 독출 동작(RD)의 완료에 따른 코어 사이클 상태 신호(ICSX)의 상승 에지에 동기하여, 리프레시 개시 신호(REFPX)를 출력한다(도 14(i)).
로우 동작 제어 회로(32B)는 리프레시 개시 신호(REFPX)에 응답하여 리프레시 상태 신호(REFZ) 및 로우 제어 신호(RASZ)를 출력한다(도 14(j, k)). 그리고, 내부 리프레시 요구(IREFZ)에 대응하는 리프레시 동작(REF)이 실행된다(도 14(l)). 이 후, 다음 독출 명령어(RD)에 응답하여, 어드레스(AD2)에 대응하는 독출 동작 (RD)이 실행된다(도 14(m)).
도 15는 연속되는 액세스 동작(독출 동작) 사이에 리프레시 동작을 실행할 수 없는 예를 도시하고 있다. 도 14와 동일한 동작에 대해서는 상세한 설명을 생략한다.
이 예에서는, 독출 명령어(RD)는 전술한 도 14보다 짧은 간격으로 공급된다. 최초의 독출 명령어(RD)와 리프레시 요구의 발생 타이밍은 도 14와 동일하다. 또,어드레스(AD1)에 대응하는 독출 동작이 실행되며, 리프레시 동작을 위한 리프레시 상태 신호(REFZ) 및 로우 제어 신호(RASZ)가 출력될 때까지는 도 14와 동일하다.
중재기 회로(28B)는 리프레시 중단 판정 신호(REFJZ)가 하이 레벨인 기간에, 다음 독출 명령어(RD)에 대응하는 액세스 제어 신호(ATDPZ)를 수신한다(도 15(a)). 이 때문에, 중재기 회로(28B)는 리프레시 중단 신호(REFIZ)를 출력한다(도 15(b)). 로우 동작 제어 회로(32B)는 리프레시 중단 신호(REFIZ)에 응답하여, 리프레시 상태 신호(REFZ) 및 로우 제어 신호(RASZ)의 출력을 정지한다(도 15(c, d)). 코어 제어 회로(34B)는 로우 제어 신호(RASZ)의 비활성화를 수신하여, 리프레시 동작을 중단한다.
리프레시 중단 판정 신호(REFJZ)는 리프레시 동작을 위해 워드선(WL)이 활성화되기 전에 출력된다. 이 때문에, 리프레시 동작이 중단되었을 때, 워드선(WL)은 활성화되어 있지 않다. 따라서, 메모리 셀(MC)에 유지되어 있는 데이터가 리프레시 동작의 중단에 의해 파괴되는 일은 없다.
리프레시 동작이 중단되기 때문에, 리프레시 동작을 위한 워드선 제어 신호(TWZ)는 출력되지 않는다(도 15(e)). 중재기 회로(28B)는 코어 사이클 상태 신호(ICSX)의 로우 레벨 기간이 짧기 때문에, 리프레시 동작이 중단되었다고 판단하여, 리프레시 요구(SRTPZ)를 계속해서 유지한다. 이 후, 2번째의 독출 명령어(RD)에 응답하여 독출 동작이 실행되어, 독출 데이터(D1)가 출력된다(도 15(f)).
코어 제어 회로(34B)는 2번째의 독출 동작(RD)의 완료에 응답하여 리프레시 중단 판정 신호(REFJZ)를 출력한다(도 15(g)). 중재기 회로(28B)는 2번째의 독출동작(RD)의 완료에 따른 코어 사이클 상태 신호(ICSX)의 상승 에지에 동기하여, 리프레시 개시 신호(REFPX)를 출력한다(도 15(h)). 그리고, 실행되고 있지 않은 리프레시 동작은 재차 시작된다(도 15(i)).
중재기 회로(28B)는 리프레시 중단 판정 신호(REFJZ)가 하이 레벨인 기간에, 3번째의 독출 명령어(RD)에 대응하는 액세스 제어 신호(ATDPZ)를 수신하여(도 15(j)), 리프레시 중단 신호(REFIZ)를 출력한다(도 15(k)). 로우 동작 제어 회로(32B)는 리프레시 중단 신호(REFIZ)에 응답하여, 리프레시 상태 신호(REFZ) 및 로우 제어 신호(RASZ)의 출력을 정지한다(도 15(l, m)). 코어 제어 회로(34B)는 로우 제어 신호 (RASZ)의 비활성화를 수신하여, 리프레시 동작을 중단한다.
이 후, 리프레시 동작은 독출 명령어(RD)가 공급될 때마다 중단한다. 이 때문에, 리프레시 동작은 영원히 실행되지 않는다. 즉, 메모리 셀(MC)에 유지되어 있는 데이터는 소실된다.
도 16∼도 19는 제3 실시예에 있어서의 시험 모드에서의 동작 예를 도시하고 있다. 도 14 및 도 15와 동일한 동작에 대해서는 상세한 설명을 생략한다.
이 예에서는 의사 SRAM은 미리 통상 동작 모드에서 시험 모드로 이행하고 있다. 시험 모드는 예컨대, 의사 SRAM의 개발시의 특성 평가에 있어서 사용된다. 특성 평가는 웨이퍼 상태의 의사 SRAM을 프로브에 접속하여, LSI 테스터로부터 의사 SRAM에 시험 패턴을 입력함으로써 실시된다.
시험 모드에서는 액세스 요구가 2회 또는 3회 연속해서 공급되고, 리프레시 동작을 액세스 동작 사이에 삽입할 수 있는 액세스 요구의 최소 공급 간격이 구해진다. 기록 동작(WR) 및 독출 동작(RD)은 동일한 사이클 시간(tRC)으로 실행된다.
도 16은 연속되는 액세스 동작(독출 동작) 사이에 리프레시 동작을 실행할 수 있는 예를 도시하고 있다.
독출 명령어와 리프레시 요구의 발생 타이밍은 도 14와 동일하다. 단, 시험 모드 중에, 도 11에 도시한 리프레시 선택 회로(14)는 리프레시 타이머(16)로부터 출력되는 내부 리프레시 요구 신호(IREFZ)를 마스크하여, 시험 단자(SRC)를 통해 LSI 테스터로부터 공급되는 시험 리프레시 요구 신호(EREFZ)를 내부 리프레시 요구 신호(IREFZ) 대신에 수신하여, 리프레시 타이밍 신호(SRTPZ)로서 출력한다(도 16(a)). 도 12에 도시한 중단 검출 회로(31)는 리프레시 타이밍 신호(SRTPZ)의 출력에서 다음 액티브 신호(ACTPX)의 출력까지의 기간에, 리프레시 윈도우 신호 (REFW)를 하이 레벨로 유지한다(도 16(b)).
시험 모드 중에, 중단 검출 회로(31)는 리프레시 타이밍 신호(SRTPZ)에 응답하여 중단 검출 신호(INTDZ)를 하이 레벨로 변화시킨다(도 16(c)). 데이터 출력 회로(24B)는 하이 레벨의 중단 검출 신호(INTDZ)를 수신하고 있을 때, 데이터 단자(DQ0-7)를 하이 임피던스 상태로 한다(도 16(d)). 이 때문에, 어드레스(AD1)에 대응하는 독출 데이터는 데이터 단자(DQ)에 출력되지 않는다.
독출 동작이 완료되고 나서 리프레시 동작을 위해 워드선(WL)이 활성화될 때까지의 기간에(리프레시 중단 판정 신호(REFJZ)의 하이 레벨 기간 동안), 어드레스 (AD2)에 대응하는 다음 독출 요구는 발생하지 않는다. 이 때문에, 리프레시 중단 신호(REFIZ)는 출력되지 않고, 로우 레벨을 유지한다(도 16(e)).
이후, 상술한 도 14와 같은 식으로, 코어 제어 회로(34B)는 로우 제어 신호 (RASZ)에 응답하여 워드선 제어 신호(TWZ)를 출력하여(도 16(f)), 리프레시 동작이 실행된다(도 16(g)). 다음에, 어드레스(AD2)에 대응하는 독출 동작(RD)이 실행된다 (도 16(h)).
중단 검출 신호(INTDZ)는 리프레시 동작의 실행에 의해 로우 레벨로 변화하고 있다. 이 때문에, 도 13에 도시한 데이터 출력 회로(24B)의 3상태 출력 버퍼 (44a)는 활성화되고 있으며, 어드레스(AD2)에 대응하는 독출 데이터(D1)는 데이터 단자(DQ)에 출력된다(도 16(i)).
의사 SRAM을 시험하는 LSI 테스터는 2번째의 독출 동작에 의해 독출 데이터 (D1)를 정확하게 판독할 수 있기 때문에, 리프레시 동작이 독출 동작 사이에 삽입되었다고 판단한다. 즉, 이 때의 독출 명령어(RD)의 공급 간격(=독출 사이클)은 리프레시 동작 삽입 가능이라고 판단된다.
도 17은 연속되는 액세스 동작(독출 동작) 사이에 리프레시 동작을 실행할 수 없는 예를 나타내고 있다. 도 16과 동일한 동작에 대해서는 상세한 설명을 생략한다.
이 예에서는 독출 명령어(RD)의 공급 간격은 상술한 도 15보다 짧게 설정된다. 최초의 독출 명령어(RD)와 리프레시 요구의 발생 타이밍은 도 16과 동일하다.
우선, 도 16과 같이, 중단 검출 회로(31)는 리프레시 타이밍 신호(SRTPZ)에 응답하여 중단 검출 신호(INTDZ)를 하이 레벨로 변화시킨다(도 17(a)). 이 후, 어드레스(AD1)에 대응하는 독출 동작의 실행에서부터, 리프레시 동작을 위한 리프레시 상태 신호(REFZ) 및 로우 제어 신호(RASZ)가 출력될 때까지는 도 16과 동일하다.
중재기 회로(28B)는 리프레시 중단 판정 신호(REFJZ)가 하이 레벨인 기간에, 다음 독출 명령어(RD)에 대응하는 액세스 제어 신호(ATDPZ)를 수신한다(도 17(b)). 이 때문에, 중재기 회로(28B)는 리프레시 중단 신호(REFIZ)를 출력한다(도 17(c)). 로우 동작 제어 회로(32B)는 리프레시 중단 신호(REFIZ)에 응답하여, 리프레시 상태 신호(REFZ) 및 로우 제어 신호(RASZ)의 출력을 정지한다(도 17(d, e)). 코어 제어 회로(34B)는 로우 제어 신호(RASZ)의 비활성화를 수신하여, 리프레시 동작을 중단한다.
리프레시 동작이 중단되기 때문에, 리프레시 동작을 위한 워드선 제어 신호 (TWZ)는 출력되지 않는다(도 17(f)). 이 때문에, 중단 검출 회로(31)는 하이 레벨의 중단 검출 신호(INTDZ)를 계속해서 출력한다(도 17(g)). 데이터 출력 회로 (24B)는 하이 레벨의 중단 검출 신호(INTDZ)를 수신하고 있을 때, 데이터 단자 (DQ0-7)를 하이 임피던스 상태로 한다(도 17(h)). 이 때문에, 어드레스(AD2)에 대응하는 독출 데이터는 데이터 단자(DQ)에 출력되지 않는다(도 17(i)).
LSI 테스터는 2번째의 독출 동작에 의해 독출 데이터(D1)를 독출할 수 없기 때문에, 리프레시 동작을 독출 동작 사이에 삽입할 수 없다고 판단한다. 즉, 이 때의 독출 명령어(RD)의 공급 간격(=독출 사이클)은 리프레시 동작 삽입 불가능이라고 판단된다.
종래에는 리프레시 동작을 삽입할 수 있는지의 여부는 액세스 요구와 리프레시 요구를 경합시킨 후, 액세스 요구를 장시간 연속해서 공급하여, 실제로 데이터가 소실됨을 확인하고 있다. 본 발명에서는 액세스 요구에 경합하는 리프레시 동작이 실행되는지의 여부를, 2개의 액세스 사이클만으로 평가할 수 있다.
한편, LSI 테스터를 사용하는 실제의 평가에서는 시험 모드에 있어서, 독출 명령어(RD)의 공급 간격을 서서히 짧게 해 간다. 즉, 시험 타이밍이 도 16에서 도 17로 서서히 바뀌어져, 2사이클번째의 독출 데이터를 정확하게 독출할 수 있는 최소의 공급 간격이 최소의 독출 사이클이라고 판정된다.
도 18은 연속되는 액세스 동작(기록 동작) 사이에 리프레시 동작을 실행할 수 있는 예를 도시하고 있다.
기록 명령어와 리프레시 요구의 발생 타이밍은 도 16의 독출 명령어와 리프레시 요구의 발생 타이밍과 동일하다. 기록 동작 사이에 리프레시 동작을 삽입할 수 있는지의 여부는 2번째의 기록 사이클 후에, 예컨대, 독출 사이클을 실행함으로써 확인한다. 이 때문에, 어드레스(AD3)에 대응하는 메모리 셀(MC)에는 미리 기대치 데이터를 기록해 놓는다.
이 예에서는, 리프레시 동작은 기록 동작 사이에 삽입된다(도 18(a)). 이 때문에, 중단 검출 신호(INTDZ)는 로우 레벨로 변화되어(도 18(b)), 데이터 출력 회로(24B)는 통상 동작 모드와 같은 식으로 동작한다. 따라서, 그 후의 독출 동작에 의한 메모리 셀(MC)로부터의 데이터(D2)는 정확하게 독출할 수 있다(도 18(c)).
도 19는 연속되는 액세스 동작(기록 동작) 사이에 리프레시 동작을 실행할 수 없는 예를 나타내고 있다. 도 17 및 도 18과 동일한 동작에 대해서는 상세한 설명을 생략한다.
기록 명령어와 리프레시 요구의 발생 타이밍은 도 16의 독출 명령어와 리프레시 요구의 발생 타이밍과 동일하다. 이 예에서는 기록 명령어(WR)의 공급 간격은 상술한 도 17보다 짧게 설정되어 있다.
이 때문에, 리프레시 동작은 중단되고(도 19(a)), 중단 검출 회로(31)는 하이 레벨의 중단 검출 신호(INTDZ)를 계속해서 출력한다(도 19(b)). 이 결과, 데이터 출력 회로(24B)는 독출 데이터를 출력하지 않고, 데이터 단자(DQ)를 하이 임피던스 상태로 한다(도 19(c)). LSI 테스터는 어드레스(AD3)에 대응하는 기대치 데이터를 독출할 수 없기 때문에, 기록 사이클 사이에 리프레시 동작을 삽입할 수 없다고 판단한다.
또, LSI 테스터를 사용하는 실제의 평가에서는 시험 모드에 있어서, 기록 명령어(WR)의 공급 간격을 서서히 짧게 해 간다. 즉, 시험 타이밍이, 도 18에서 도 19로 서서히 바뀌어져, 3사이클번째의 독출 데이터를 정확하게 독출할 수 있는 최소의 공급 간격이 최소의 기록 사이클이라고 판정된다.
이상, 제3 실시예에 있어서도, 상술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 리프레시 동작이 그 후의 액세스 요구에 의해 중단되는 의사 SRAM에 있어서, 리프레시 동작을 완료할 수 없게 되는 액세스 명령어의 최소 공급 간격(최소 액세스 사이클)을 용이하고 또 정확히 평가할 수 있다. 이 결과, 평가 시간을 단축할 수 있어, 반도체 메모리의 개발 기간을 단축할 수 있다. 즉, 개발 비용을 삭감할 수 있다. 또는, 양산하고 있는 반도체 메모리에 있어서,제조 조건의 변동 등에 의해 불량이 발생했을 때에, 불량 해석을 신속히 실시할 수 있어, 수율의 저하 기간을 최소한으로 할 수 있다.
또한, 리프레시 동작의 중단은 워드선(WL)이 활성화되기 전에 판정되기 때문에, 리프레시되는 메모리 셀(MC) 내의 데이터가 파괴되는 것을 방지할 수 있다.
상술한 제1 및 제2 실시예에서는 리프레시 사이클을 독출 사이클 및 기록 사이클보다 짧게 설정하는 예에 대해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 리프레시 사이클을 독출 사이클 및 기록 사이클과 동일한 시간으로 설정하더라도 좋다.
또, 상술한 제3 실시예에서는 연속되는 독출 사이클 및 연속되는 기록 사이클 사이에 리프레시 사이클을 삽입할 수 있는지의 여부를 평가하는 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대 도 15 및 도 16에 도시한 최초의 독출 사이클을 기록 사이클로 바꿈으로써 연속되는 기록 사이클과 독출 사이클 사이에 리프레시 사이클을 삽입할 수 있는지의 여부를 평가할 수 있다. 혹은, 도 17 및 도 18에 도시한 최초의 기록 사이클을 독출 사이클로 바꿈으로써 연속되는 독출 사이클과 기록 사이클 사이에 리프레시 사이클을 삽입할 수 있는지의 여부를 평가할 수 있다.
이상, 본 발명에 관해서 상세히 설명하여 왔지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 이탈하지 않는 범위에서 변형 가능한 것은 분명하다.
청구항 1의 반도체 메모리에서는, 내부 리프레시 요구에 대응하는 리프레시 동작이 실행되기 전에 새로운 내부 리프레시 요구가 발생했을 때에, 검출 신호를 출력한다. 예컨대, 액세스 요구 간격이 짧고, 액세스 동작 사이에 리프레시 동작을 삽입할 수 없을 때에, 검출 신호가 출력된다. 이 때문에, 액세스 요구의 최소 공급 간격을 평가할 수 있다. 이 결과, 평가 시간을 단축할 수 있어, 반도체 메모리의 개발 기간을 단축할 수 있다. 즉, 개발 비용을 삭감할 수 있다.
청구항 2의 반도체 메모리에서는, 통상의 동작 시에 동작하는 회로를 이용하여, 반도체 메모리 칩의 내부에서 원하는 타이밍을 갖는 리프레시 요구를 발생시킬 수 있다. 따라서, 반도체 메모리의 실제의 회로 동작과 동일한 상태에서, 리프레시 특성을 평가할 수 있다.
청구항 3의 반도체 메모리에서는 중단 검출 신호의 출력에 의해, 액세스 동작 사이에 시작한 리프레시 동작을 완료할 수 없음을 검출함으로써. 액세스 요구의 최소 공급 간격을 평가할 수 있다. 이 결과, 평가 시간을 단축할 수 있어, 반도체 메모리의 개발 기간을 단축할 수 있다. 즉, 개발 비용을 삭감할 수 있다. 혹은, 양산하고 있는 반도체 메모리에 있어서, 제조 조건의 변동 등에 의해 불량이 발생했을 때, 불량 해석을 신속히 실시할 수 있어, 수율의 저하 기간을 최소한으로 할 수 있다.
청구항 4의 반도체 메모리에서는 리프레시되는 메모리 셀 내의 데이터가 파괴되는 것을 방지할 수 있다.
청구항 5의 반도체 메모리에서는 검출 신호가 외부 단자를 통해 반도체 메모리의 외부로 출력된다. 이 때문에, 예컨대, 반도체 메모리를 평가하기 위한 평가 장치에 의해 검출 신호를 검출함으로써, 액세스 요구의 최소 공급 간격을 정확히 평가할 수 있다.
청구항 6의 반도체 메모리에서는, 반도체 메모리에 접속되는 평가 장치는 데이터 단자의 하이 임피던스 상태를 측정하여 검출 신호를 검출함으로써, 액세스 요구의 최소 공급 간격을 용이하게 평가할 수 있다. 또, 데이터 단자를 외부 단자로서 사용함으로써, 칩 사이즈의 증가를 방지할 수 있다.
청구항 7의 반도체 메모리에서는, 원하는 타이밍을 갖는 리프레시 요구를, 반도체 메모리의 외부로부터 공급할 수 있다. 따라서, 반도체 메모리의 통상 동작에서는 일어나지 않는 타이밍의 신호를 생성할 수 있어, 시험을 상세하고 또한 효율적으로 실시할 수 있다.

Claims (7)

  1. 복수의 메모리 셀, 상기 메모리 셀에 접속된 비트선 및 상기 비트선에 접속된 감지 증폭기를 갖는 메모리 코어와,
    명령어 단자를 통해 공급되는 액세스 요구에 응답하여 상기 메모리 셀에 액세스하기 위해 액세스 제어 신호를 출력하는 명령어 제어 회로와,
    소정의 주기로 내부 리프레시 요구를 생성하는 리프레시 타이머와,
    상기 액세스 요구와 상기 내부 리프레시 요구가 경합할 때에, 상기 액세스 요구에 응답하는 액세스 동작 및 상기 리프레시 요구에 응답하는 리프레시 동작의 우선 순위를 결정하여, 이 우선 순위에 따라서 리프레시 제어 신호 및 액세스 제어 신호를 순차 출력하는 중재기 회로와,
    상기 액세스 제어 신호에 응답하여 상기 메모리 코어에 액세스 동작을 실행시키고, 상기 리프레시 제어 신호에 응답하여 상기 메모리 코어에 리프레시 동작을 실행시키는 동작 제어 회로와,
    시험 모드 중에 동작하며, 상기 내부 리프레시 요구에 대응하는 상기 리프레시 동작이 실행되기 전에 새로운 내부 리프레시 요구가 발생했을 때에, 상기 리프레시 동작의 미실행을 나타내는 검출 신호를 출력하는 검출 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 리프레시 타이머는 상기 시험 모드 중에, 상기 리프레시 요구의 생성 주기를 변경하기 위해 리프레시 조정 신호를 수신하는 것을 특징으로 하는 반도체 메모리.
  3. 복수의 메모리 셀, 상기 메모리 셀에 접속된 비트선 및 상기 비트선에 접속된 감지 증폭기를 갖는 메모리 코어와,
    명령어 단자를 통해 공급되는 액세스 요구에 응답하여 상기 메모리 셀에 액세스하기 위해 액세스 제어 신호를 출력하는 명령어 제어 회로와,
    소정의 주기로 내부 리프레시 요구를 생성하는 리프레시 타이머와,
    상기 액세스 요구와 상기 내부 리프레시 요구가 경합할 때에, 상기 액세스 요구에 응답하는 액세스 동작 및 상기 리프레시 요구에 응답하는 리프레시 동작의 우선 순위를 결정하는 중재기 회로와,
    상기 리프레시 동작보다 우선하여 실행되는 상기 액세스 동작의 완료 후에 소정 기간 내에 다음 액세스 요구를 수신했을 때에, 리프레시 중단 신호를 출력하는 중단 회로와,
    상기 중재기 회로가 상기 리프레시 요구의 우선 순위를 결정했을 때에 상기 메모리 코어의 리프레시 동작을 시작하는 동시에, 상기 리프레시 중단 신호를 수신했을 때에 실행 중인 리프레시 동작을 중단시키고, 상기 중재기 회로가 상기 액세스 요구의 우선 순위를 결정했을 때에 상기 메모리 코어에 액세스 동작을 실행시키는 동작 제어 회로와,
    시험 모드 중에 동작하며, 상기 리프레시 중단 신호에 응답하여 리프레시 동작이 중단했을 때에, 검출 신호를 출력하는 중단 검출 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 메모리 셀에 접속되는 워드선을 가지며,
    상기 소정 기간은 상기 동작 제어 회로가 리프레시 제어 신호를 수신하고 나서, 리프레시 동작을 위해 상기 워드선의 활성화가 시작될 때까지의 기간인 것을 특징으로 하는 반도체 메모리.
  5. 제1항 또는 제3항에 있어서, 상기 검출 신호를 반도체 메모리의 외부로 출력하는 외부 단자를 구비하는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 외부 단자인 데이터 단자와,
    상기 메모리 셀로부터의 독출 데이터를 상기 데이터 단자로 출력하는 3상태 출력 버퍼와,
    상기 시험 모드 중에, 상기 검출 신호에 응답하여 상기 독출 데이터의 상기 데이터 단자로 출력을 금지하는 동시에 상기 데이터 단자를 하이 임피던스 상태로 설정하기 위해서, 상기 3상태 출력 버퍼를 제어하는 출력 마스크 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항 또는 제3항에 있어서, 상기 시험 모드 중에, 상기 리프레시 타이머로부터 출력되는 상기 내부 리프레시 요구를 마스크하여, 외부 시험 단자를 통해 공급되는 시험 리프레시 요구를 상기 내부 리프레시 요구 대신에 상기 중재기 회로에 출력하는 리프레시 선택 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
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