JPS6129489A - ダイナミツクメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） この発明は、ｃｐｕや演算装置等のダイナミックメモリ
の制御方式に関する。

（従来技術） 従来、ＣＰＵ、演算装置等の外部装置からのクロックや
メモリリード、メモリライト等のメモリアクセス要求信
号に同期して、メモリサイクルすなわちメモリのリード
、ライト動作を開始する同期式のダイナミックメモリ装
置において、リフレッシュサイクルとメモリサイクルの
競合を回避し、且つ外部装置からのメモリアクセス要求
が大幅に遅れても、リフレッシュサイクルの開始要求信
号を正常に発生し、リフレッシュサイクルを正常に動作
させる方式としては次のようなものが知られている。

すなわち、第１図のタイミングチャートに示すように、
外部装置からのクコツクやメモリリート′、メモリライ
ト等のメモリアクセス要求信号に同期して発生するメモ
リサイクル開始要求信号の起点に対して、少くとも所定
の時間（ｔｌ又はｔｚ）以上空けた期間と、内部発振器
（内部クロック）による周期的に発生するリフレッシュ
サイクル開始要求信号が共に有効な期間に、リフレッシ
ュサイクルの開始要求信号の起点を発生させ、早期に発
生した方が二者択一的に選択され、そのサイクルが開始
することによってメモリサイクルとリフレッシュサイク
ルの競合を回避するようにし、そして、外部装置からの
メモリアクセス要求信号を受けてから所定の時間（第１
図においては、外部装置からのクロック期間より長く、
リフレッシュ要求信号周期より短い時間）まで、次のメ
モリアクセス要求信号が来ていないことを示す信号（第
１図において、内部クロックのＡを利用）と、上記リフ
レッシュ要求信号が共に有意レベルにあるとき１．リフ
レッシュサイクル開始要求信号を発生させ、リフレッシ
ュサイクルを正常に動作させるようにした方式（特公昭
５Ｅｌ−３１６７５号）が知られている。

また第２図のタイミングチャートに示すように、外部装
置からのクロックやメモリリード、メモリライト等のメ
モリアクセス要求信号の周期の中に、ダイナミックメモ
リのサイクルタイムを満たすメモリサイクルとリフレッ
シュサイクルの２サイクルで構成したタイムスロットを
設け、外部装置からのダイナミックメモリへのリード要
求時には、ダイナミックメモリのアクセスタイムを満た
した時点で、読み出されたデータをラッチするランチ回
路を設けることにより、外部装置は、該ラッチデータを
読み取る構成にし、外部装置からのメモリアクセス要求
信号に同期して、上記タイムスロットの先のスロットを
メモリサイクルに割り当て、リフレッシュ要求があった
時、後のスロットでリフレッシュを行なうように割り当
て、メモリサイクルとリフレッシュサイクルの競合を回
避するようにし、そして、外部装置からのメモリアクセ
ス要求信号を受けてから所定の時間まで次のメモリアク
セス信号が来ていないことを示す信号とりフレッシュ要
求信号が共に有意レベルにある時、リフレッシュ開始要
求を発生させ、外部装置からのメモリアクセス要求が大
幅に遅れても、リフレッシュサイクルを正常に動作させ
るようにした方式％式％ しかしながら、第１の方式においては、リフレッシュサ
イクルの開始は、第１図で示す所定の期間（ｔｚ又は１
＋）以外の期間では任意の時点で要求されるので、外部
装置からのメモリアクセス要求信号の周期が、ダイナミ
ックメモリのサイクルタイムより大の場合において、リ
フレッシュ要求信号が、第１図のタイミングチャートに
おいてｔ２の少し前で生じると、外部装置からのメモリ
アクセス要求によるメモリサイクルの開始は、リフレッ
シュに必要なダイナミックメモリのサイクルタイム分、
または、外部装置からのメモリアクセス要求信号周期分
、遅れるという欠点がある。

また、第２の方式においては、タイムスロットにより、
リフレッシュのタイミングが定められてしまうので、外
部装置からのメモリアクセス要求信号の周期が、ダイナ
ミックメモリのサイクルタイムの２倍より短い場合にお
いて、あるいはりフレッシュ要求のない場合、後のりフ
レッシュ用のスロットを無視する方法を取ったとしても
、高速のスタティックメモリと共存するシステムにおい
ては、該高速スタティックメモリのアクセス時にダイナ
ミックメモリのりフレッシュ要求があり、リフレッシュ
サイクルに入っていた直後に、外部装置からの該ダイナ
ミックメモリへのメモリアクセス要求があると、メモリ
サイクルの開始は、リフレッシュサイクル終了まで待た
されるという欠点がある。

（発明の目的） 本発明は、上記従来のダイナミックメモリの制御方式の
欠点を解消すべくなされたもので、ＣＰＵや演算装置等
の外部装置からのクロックやメモリリード、メモリライ
ト等のメモリアクセス要求信号に同期してメモリサイク
ルを開始するダイナミックメモリ装置において、ダイナ
ミックメモリのりフレッシュを行なうリフレッシュサイ
クルによる、外部装置から要求されたメモリサイクルの
スタート待ちを、最小にすることが可能なダイナミンク
メモリの制御方式を提供することを目的とするものであ
る。

（発明の概要） 本発明は、外部装置からのメモリアクセス要求信号に同
期してメモリサイクルを開始するダイナミックメモリに
おいて、メモリアクセス要求信号が所定時間内に到来し
ない場合リフレッシュサイクル開始要求信号を発生ずる
第１リフレッシュサイクル開始要求回路と、ダイナミッ
クメモリのサイクルタイムを満たした時リフレッシュ勺
イクル開始要求信号を発生する第２リフレンシユサイク
ル開始要求回路と、ダイナミックメモリ以外へのアクセ
ス開始時にリフレッシュサイクル開始要求信号を発生す
る第３リフレッシュサイクル開始要求回路とを備え、前
記各リフレッシュサイクル開始要求回路からのリフレッ
シュサイクル開始要求信号によってリフレッシュサイク
ルを開始するように構成し、外部装置から要求されたメ
モリサイクルのスタート待ちを最小にするものである。

（発明の実施例） 以下本発明の実施例について説明する。第３図は、本発
明に係るダイナミックメモリ制御方式の実施例のブロッ
ク構成図である。図において、１は内部発振回路で、ダ
イナミックメモリの記憶保持のために、ダイナミックメ
モリのりフレッシュを周期的に行わせるためのりフレッ
シュ要求信号１０１を発生させる回路である。２は第１
のリフレッシュサイクル開始要求回路で、前記リフレッ
シュ要求信号１０１と外部装置からのメモリアクセス要
求信号１０２を受け、該メモリアクセス要求信号１０２
を受けた後、所定の時間以上経過したことを示す信号を
発生する回路を備え、該信号発生回路からの所定時間以
上経過したことを示す信号と、前記リフレッシュ要求信
号１０１が共に有意レヘルになった時、フリップフロッ
プをセットして、リフレッシュ開始要求信号１０３を発
生ずる回路である。

３は第２のリフレッシュサイクル開始要求回路で、前記
リフレッシュ要求信号１０１と、外部装置からのメモリ
アクセス要求信号１０２によるメモリサイクル内で、ダ
イナミックメモリのサイクルタイムを満たしたことを示
す、後述のメモリサイクル用信号発生回路６からの信号
１０８とを受け、該ダイナミックメモリサイクル完了時
点で、前記リフレッシュ要求信号１０１をフリップフロ
ップにラッチして、リフレッシュサイクル開始要求信号
１０４を発生する回路である。

４は第３のリフレッシュサイクル開始要求回路で、前記
リフレッシュ要求信号１０１と、外部装置の該ダイナミ
ックメモリ以外へのアクセス要求により、後述のメモリ
サイクル用信号発生回路６から該ダイナミックメモリ以
外へのアクセス認識信号１０９を受け、他のスタテック
ＲＡＭ、、１０のリード１　ライトを開始する時、上記
リフレッシ立要求信号１０１をフリップフロップにラッ
チし、リフレッシュサイクル開始要求信号１０５を発生
ずる回路である。

５はリフレッシュ用信号発生回路で、上記３つのリフレ
ッシュサイクル開始要求信号１０３．１０４゜１０５を
受け、リフレッシュ用ＲＯＷアドレスストローブ（ＲＡ
Ｓ）信号１０６とリフレッシュサイクル中信号１０７と
、リフレッシュアドレスセレクト信号１１０を発生する
回路である。メモリサイクル用信号発生回路６は、外部
装置からのメモリアクセス要求信号１０２を受け、ダイ
ナミックメモリのＲＯＷ７ドＬ／スセレクト信号１１３
　、ＣＯＬＵＭＮアドレスセレクト信号１１４．ＲＯＷ
アドレスストローブ（ＲＡＳ）信号１１１．ＣＯＬＵＭ
Ｎアドレスストローブ（ＣＡＳ）信号１１２を発生する
と共に、上記リフレッシュサイクル中信号１０７を受け
て、リフレッシュサイクルが終了するまでメモリサイク
ルの要求を遅延させ、外部装置に待ち要求の信号を発生
させる回路である。

７はデータラッチ回路で、メモリサイクルのリード動作
の時、ダイナミックメモリからのり一ドデータを上記Ｃ
ＡＳ信号１１２のトレーリングエツジでラッチし、外部
装置は該ラッチデータを読み出すように構成した回路で
ある。

次に、第３図に示した実施例の動作を、第４図乃至第６
図のタイミングチャートを参照しながら説明する。第４
図に示したケース１のタイミングチャートは、外部装置
からのメモリアクセスが連続して、該ダイナミックメモ
リに行われている時、内部発振回路１によりリフレッシ
ュ要求信号１０１が発生した場合を示すもので、この場
合、該リフレッシュ要求信号１０１は第２のリフレッシ
ュサイクル開始要求回路３に供給される。一方、外部装
置からのメモリアクセス要求信号１０２を受け、メモリ
サイクル用信号発生回路６において、ダイナミックメモ
リのＲＡＳ信号１１１．ＣＡＳ信号１１２゜ＲＯＷアド
レスセレクト信号１１３．ＣＯＬＵＭＮアドレスセレク
ト信号１１４を発生し、メモリサイクルを実行すると共
に、該メモリサイクル用信号発生回路６からダイナミッ
クメモリのサイクルタイムを満たしたことを示す信号１
０８も発生させ、該信号１０８によって上記第２のリフ
レッシュサイクル開始要求信号１０４を発生させる。該
リフレッシュサイクル開始要求信号１０４が有意であれ
ば、リフレッシュ信号発生回路５に供給され、該リフレ
ッシュ用信号発生回路５により、リフレッシュ用ＲＡＳ
信号１０６．リフレッシュサイクル中信号１０７及びリ
フレッシュアドレスセレクト信号１１０を発生し、該リ
フレッシュ用ＲＡＳ信号１０６及びリフレッシュサイク
ル中信号１０７はメモリサイクル用信号発生回路６に供
給され、該信号発生回路６において、リフレッシュ用Ｒ
ＡＳ信号１０６は、ＲＡＳ信号とＯＲをとったダイナミ
ックメモリのＲＯＷアドレスストローブ信号１１１を発
生する。

またリフレッシュサイクル中信号１０７は、外部装置か
らのクロック周期がダイナミックメモリのサイクルタイ
ムの２倍より小さい場合、メモリサイクル用信号発生回
路６で、メモリサイクルのスタートをリフレッシュサイ
クルが終了するまでの時間Ｔ８を待たせるのに使用する
。

データラッチ７は、外部装置のメモリアクセスすなわち
、リード又はライト動作時間が、ダイナミックメモリア
クセスタイム（ダイナミックメモリとして、リード、ラ
イトが完了する時間）より大きくても、ダイナミックメ
モリのサイクルタイムを満たした時点でリフレッシュサ
イクルのスタートを可能にする。すなわち、外部装置か
らのライト動作は、ダイナミックメモリ側では、ダイナ
ミックメモリとしてライト動作が完了しておれば、よい
ので、ダイナミックメモリのサイクルタイムを満たした
時点でリフレッシュサイクルをスタートさせてもよい。

また、リード動作も、このラッチ回路７でダイナミック
メモリからのリードデータをランチしておき、外部装置
からのメモリリード動作はこのう、チの内容をリードす
る方法をとることにより、ダイナミックメモリのサイク
ルタイムを満たした時点でリフレッシュサイクルをスタ
ートさせることが可能になる。

以上のようにケース１の場合は、ダイナミックメモリの
サイクルタイムを満たした時点でリフレッシュサイクル
をスタートさせるので、メモリサイクルとリフレッシュ
サイクルとの競合は確実に回避され、また、外部装置か
らのクロック周期がダイナミックメモリのサイクルタイ
ムの２倍より′小さい場合でも、リフレッシュサイクル
によるメモリサイクルのスタート待ち（時間Ｔ、、Ｎ）
は非常に短くすることができる。

第５図に示したケース２のタイミングチャートは、外部
装置からのアクセス要求が高速のスタテックメモリや１
０等の該ダイナミックメモリ以外に対して行われている
時に、リフレッシュ要求信号１０１が発生した場合を示
すものである。この場合は、内部発振器回路１からのり
フレッシュ要求信号１０１は、第３のリフレッシュサイ
クル開始要求回路４に供給され、一方、メモリサイクル
用信号発生回路６においては、外部装置からのアクセス
要求信号１０２の開始時点で、該ダイナミックメモリ以
外へのアクセスを認識した信号１０９を発生し、該認識
信号１０９を上記第３のリフレッシュサイクル開始要求
回路４で受け、該第３リフレッシュサイクル開始要求回
路４において、上記リフレッシュ要求信号１０１をフリ
ップフロップにラッチし、リフレッシュサイクル開始要
求信号１０５を発生させる。該リフレッシュサイクル開
始要求信号１０５が有意であれば、リフレッシュ用信号
発生回路５に供給され、リフレッシュ用ＲＡＳ信号１０
６、リフレッシュサイクル中信号１０７並びにリフレッ
シュアドレスセレクト信号１１０を発生し、リフレッシ
ュサイクルを実行する。

外部装置の次のアクセスが該ダイナミックメモリに対す
るものになった場合にも、外部装置からのメモリアクセ
ス要求信号の周期が、ダイナミックメモリのサイクルタ
イムより大か又は等しければ、その時点でリフレッシュ
サイクルは完了しているので、ケース１の場合のように
リフレッシュサイクルによりメモリサイクルのスタート
が待たされることはない。また、ダイナミックメモリの
サイクルタイムの方が長い場合でも、ケース１と同様に
、必要最小限の待ちでメモリサイクルのスタートが可能
になる。

以上のように、ケース２の場合において、外部装置から
のアクセス要求が、ダイナミックメモリ以外の高速のス
タティックメモリやＩＯ等に対して行われているときに
は、直ちにリフレッシュサイクルが実行されるので、リ
フレッシュサイクルによるメモリサイクルのスタート待
ちは全くなくなるか、極めて短くすることができる。

第６図に示したケース３のタイミングチャートは、外部
装置からのメモリアクセス要求信号の周期が長くなり、
その間隔が大幅に延びた時に、リフレッシュ要求信号１
０１が生じた場合のタイミングチャートである。この場
合は、内部発振器回路１からのりフレッシュ要求信号１
０１は、第１のリフレッシュサイクル開始要求回路２に
供給され、該第１のリフレッシュサイクル開始要求回路
２において、外部装置からのアクセス要求信号１０２を
受けてから所定時間【リフレッシュ要求の周期より若干
小）以上、次のアクセス要求信号が来ていないことを示
す信号と前記リフレッシュ要求信号１０１とのＡＮＤを
とり、有意になったときフリップフロップをセットし、
リフレッシュサイクル開始要求信号１０３を発生させる
。このリフレッシュサイクル開始要求信号１０３が有意
であれば、リフレッシュ用信号発生回路５に供給され、
リフレッシュ用ＲＡＳ信号１０６．リフレッシュサイク
ル中信号１０７．リフレッシュアドレスセレクト信号１
１０を発生し、リフレッシュサイクルを実行する。なお
、所定時間以上次のアクセス要求信号が来ていないこと
を示す信号は、該アクセス要求信号１０２によりトリガ
されるトリガブルワンショット回路、又は該アクセス要
求信号１０２をリセット信号とし、内部発振器のクロッ
クの有意レヘルがシリアルインに供給されるシフタ等に
より容易に構成できる。

上記所定時間以上外部装置からのアクセス要求信号がな
かったことを示す信号は、次のアクセス信号が来るまで
保持されているので、内部発振回路１からのリフレッシ
ュ要求信号１０１によって正常なりフレッシュ動作が実
行される。

また、第１のリフレッシュサイクル開始要求信号１０３
によるリフレッシュサイクル中に、外部装置からのメモ
リアクセス要求信号が来たときは、メモリサイクル用信
号発生回路６において、リフレッシュサイクル中信号１
０７により、メモリサイクルの開始はリフレッシュサイ
クル終了まで待たされ、正常なリフレッシュ動作を保証
している。

以上ケース３に示したように、本発明においては、外部
装置からのメモリアクセス要求信号を受けたのち、所定
の時間以上経過したことを示す信号を発生する回路を有
する第１のリフレッシュサイクル開始要求回路を備えて
いるので、メモリアクセス要求信号の周期が大幅に延び
た場合でも、リフレッシュサイクルを正常に動作させる
ことができる。

（発明の効果） 以上実施例に基づいて説明したように本発明によれば、
ＣＰＵや演算装置等の外部装置からのクロックやメモリ
リード、メモリライト等のメモリアクセス要求信号に同
期してメモリサイクルを開始するダイナミックメモリに
おいて、メモリアクセス要求信号が所定時間内に到来し
ない時に、ダイナミックメモリのサイクルタイムを満た
した時に、並びに′ダイナミックメモリ以外へのアクセ
ス開始時に、それぞれリフレッシュサイクル開始要求信
号を発生する第１．第２．第３リフレッシュサイクル開
始要求回路を備え、前記各リフレッシュサイクル開始要
求回路からのりフレソシュサイクル開始要求信号によっ
てリフレッシュサイクルを開始するようにしたので、メ
モリサイクルとリフレッシュサイクルとの競合を回避し
、且つメモリアクセス要求の大幅な遅延時におけるリフ
レッシュサイクルの正常動作を維持しつつ、リフレッシ
ュサイクルによる外部装置から要求されたメモリサイク
ルのスタート待ちを最小にすることが可能となる。

【図面の簡単な説明】

第１図は、従来のダイナミックメモリ制御方式の動作を
説明するためのタイミングチャート、第２図は、同じ〈
従来の他のダイナミックメモリ制御方式の動作を説明す
るためのタイミングチャート、第３図は、本発明に係る
ダイナミックメモリ制御方式の一実施例を示すブロック
構成図、第４図乃至第６図は、第３図に示した本発明の
実施例の動作を説明するタイミングチャートである。 図において、１は内部発振回路、２は第１リフレッシュ
サイクル開始要求回路、３は第２リフレッシュサイクル
開始要求回路、４は第３リフレンシユサイクル開始要求
回路、５はリフレッシュ用信号発生回路、６はメモリサ
イクル用信号発生回路、７はデータラッチ回路を示す。 特許出願人　オリンパス光学工業株式会社第１図 塔２図 ＄３図

Claims (1)

【特許請求の範囲】
1. 　外部装置からのメモリアクセス要求信号に同期してメ
   モリサイクルを開始するダイナミックメモリ装置におい
   て、メモリアクセス要求信号が所定時間内に到来しない
   場合、リフレッシュサイクル開始要求信号を発生する第
   １リフレッシュサイクル開始要求回路と、ダイナミック
   メモリのサイクルタイムを満たした時、リフレッシュサ
   イクル開始要求信号を発生する第２リフレッシュサイク
   ル開始要求回路と、ダイナミックメモリ以外へのアクセ
   ス開始時にリフレッシュサイクル開始要求信号を発生す
   る第３リフレッシュサイクル開始要求回路とを備え、前
   記各リフレッシュサイクル開始要求回路からのリフレッ
   シュサイクル開始要求信号によってリフレッシュサイク
   ルを開始するように構成したことを特徴とするダイナミ
   ックメモリ制御方式。