JPH0433141A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、複数のシステムによってアクセスされるダ
イナミックメモリのリフレッシュタイミングを決定する
制御方法に関する。

従来の技術 複数のプロセサシステムが同一のメモリにアクセスする
場合、各プロセサシステムからのアクセス要求を調停す
る手段を設け、アクセスの競合を防ぐようにしている。

対象がダイナミックメモリの場合はメモリのりフレツン
ユタイミングとの調停が必要になってくるカニ、従来の
装置においてはリフレッシュタイミング信号を一定周期
で発生し、この信号を最優先としてリフレッシュ動作を
実行する制御方式になっていた。つマ知あるプロセサシ
ステムがアクセス要求を比してもリフレノツユタイミン
グ信号と競合すると、アクセス待ち信号が発行され、リ
フレッシュが終了するまでアクセンスを待たされること
になる。

発明が解決しようとする課題 一定周期のリフレッシュタイミング信号を最優先として
リフレソ／ユタイミングを固定化した従来の制御方法で
は、メモリ運用の弾力性が乏しく、複数のシステムのメ
モリ利用形態によっては、特定のシステムのアクセス待
ち頻度が異常に高くなり、他のシステムとの競合および
メモリリフレッシュとの競合でアクセス待ち時間が長く
なるという問題が発生していた。

この発明は前述した従来の問題点に鑑みなされたもので
、その目的は、プロセサシステムの運用状況に応じてリ
アレソシュタイミングを許容範囲内で変化させることで
９７レツシーとの競合によるアクセス待ちを発生させな
いようにしたメモリのりフレノシータイミング制御方法
を提供することにある。

課題を解決するための手段 そこでこの発明では、一定周期のりフレノシー周期信号
を発生する。従来と異なりこの信号に同期してリフレッ
シュを行うのではなく、以下の手段によ弘この信号の１
サイクルの中の適宜なタイミングでリフレッシ＝を実行
することになる。

つま先対象となるメモリをアクセスする複数の各システ
ムは、自らが前記メモリにアクセスしないことを示すリ
フレッシュ許可信号を前記リフレッシュ間隔信号の周期
よシ短い適宜な間隔で出力することとし、また各システ
ムの出力する前記リフレッシュ許可信号のうちの１つを
選択してリフレッシュ制御手段に与える。このリフレッ
シュ制御手段は、前記リフレッシュ間隔信号が１発出力
されてから前記リフレッシュ許可信号がオンの期間に１
回だけりフレッシー動作を実行することとした。

作用 前記各システムが出力するりフレッシー許可信号は［こ
の期間はアクセスしないので、この期間にリフレッシュ
を済ませよＪという意味の信号であシ、前記リフレッシ
ュ間隔信号の周期よシ短い間隔で発生する（一定周期で
ある必要はない）。

前記リフレッシュ制御手段は前記リフレッシュ間隔信号
の１発に対して１回のりフレッシーを行うが、そのタイ
ミングは前記リフレッシュ間隔信号で固定されているの
ではなく、前記リフレッシュ間隔信号が１発出力されて
から前記リフレッシュ許可信号がオンになっている期間
にリフレッシ＝を実行する。

実施例 第１図は本発明を一実施例による１ノフレツシユタイミ
ング制御方法を適用した装置構成を示し、第２図はその
要部のタイミングチャートである。

システムＡとシステムＢの２つのシステムによってアク
セスされるダイナミックメモリ１に対し、リフレッシュ
制御回路２の主導に↓シ以下のようにしてリフレッシュ
が行われる。

信号発生回路３からは第２図に示すように一定周期の短
パルス列であるリフレッシュ間隔信号Ｓｌが出力され、
この信号ｓ１によって２リツプフロツプ４がセントされ
る。リフレッシュ制御回路２はリフレッシュ実行時にリ
セット信号＄３を発してフリップ７０７プ４をリセット
する。

／ステムＡとシステムＢのそれぞれは、自らがメモリ１
にアクセスしないことを示すリフレッシュ許可信号Ｓ４
ａ、Ｓ４ｂを出力する。各リフレッシュ許可信号Ｓ４ａ
、Ｓ４ｂはリフレッシュ間隔信号Ｓ１の周期よシ短い間
隔で出力するものとし、その周期やパルス幅は一定であ
る必要はなく、各システムＡ、Ｂの運用状態によって適
宜に信号Ｓ４ａ、Ｓ４ｂを生成すれば良い。

２つのリフレッシュ許可信号８４ａ、Ｓ４ｂの一方が切
替回路５で選択されるが、この例ではシステムＡに選択
権があり、システムＡが切替信号Ｓ５を発して切替回路
５を切替える。

切替回路５で選択されたリフレッシュ許可信号Ｓ４とフ
リップフロップ４の出力信号Ｓ２とがアンドゲート６の
２人力となり、アンドゲート６の出力信号Ｓ７がＨレベ
ルになるとリフレッシュ制御回路２が次のように１回り
フレッシーを実行するとともに信号Ｓ３で７リツプフロ
ツプ４をリセットする。つまり、アンドゲート６の出力
信号Ｓ７がりフレッシュ指令信号である。

アドレス切替回路７は、システムＡのアドレス信号ＡＤ
Ｉと、システムＢのアドレス信号ＡＤ２と、リフレッシ
ュ制御回路２からのリフレッシュアドレス信号ＡＤ３の
いずれかを選択してメモリ１のアドレス入力とする。こ
のアドレス切替回路７はバス調停回路８によって切替え
られる。バス調停回路８は、システムＡからアクセス信
号３６ａが入力されたとき、システムＡのアドレス信号
ＡＤ１をメモリ１に供給するとともに、ＲＡＳ　（行ア
ドレスストローブ）信号ＳＩＯとＣＡＳ　（列アドレス
ストローブ）信号Ｓｌｌとを所定のタイミングで発して
メモリ１に印加する（ＲＡＳ信号はノアゲート９を通る
）。これでシステムＡがメモリ１にアクセスしたことに
なる。同様にシステムＢからのアクセス信号Ｓ６ｂがバ
ス調停回路８に入力されると、システムＢのアドレス信
号ＡＤ２をメモリ１に供給するとともに、ＲＡＳ信号Ｓ
　１０とＣＡＳ信号Ｓｌｌを発してメモリ１に印加する
。これでシステムＢがメモリ１にアクセスしたことにな
る。

なお第１図ではデータバス系統を省略している。

システムＡＸ　Ｂのアクセス信号８６ａ、Ｓ６ｂのいず
れもバス調停回路８に入力されていない場合、アドレス
切替回路７はリフレッシュアドレス信号ＡＤ３をメモリ
１に入力する接続状態になっている。この状態において
リフレッシュ制御回路２に対するアンドゲート６からの
リフレッシュ指令信号Ｓ７がＨレベルに変化することに
なる。そのときりフレッシー制御回路２は、リフレッシ
ュアドレス信号ＡＤ３を発生するとともにＲＡＳ信号Ｓ
８を発生する。このリフレッシュアドレス信号はアドレ
ス切替回路７を介してメモリ１に入力され、ＲＡＳ信号
Ｓ８がノアゲート９を介してメモリ１に印加される。こ
れでＲＡＳオンリーリフレッシュが１口実行されたこと
になる。

発明の効果 以上詳細に説明したように、この発明のリフレッシュタ
イミング制御方法では、一定周期のタイミング信号によ
ってリフレッシュの実行タイミングを固定的に制御する
のではなく、メモリを利用する複数のシステムからの前
記リフレッシュ許可信号と前記リフレッシュ間隔信号と
の２信号によってリフレッシュ実行タイミングを決定し
、リフレッシュ間隔信号の１サイクル間でリフレッシュ
実行タイミングがリフレッシュ許可信号の状態に応じて
変化するので、システムがメモリにアクセスしようとし
た時にリフレフシー動作と競合することはなくなる。つ
まりリフレッシュによるアクセス待ちの状態は発生しな
くなり、複数のシステムが効率よくメモリをアクセスす
ることができる。

【図面の簡単な説明】

第１図は本発明を適用したメモリ制御装置の一実施例を
示すブロック図、第２図はその各部のタイミングチャー
トである。 Ｓｌ・・・リフレッシュ間隔信号、Ｓ４ａ、Ｓ４ｂリフ
レモ 信号。

Claims (1)

【特許請求の範囲】
1. 複数のシステムによってアクセスされるダイナミックメ
   モリのリフレッシュタイミングを決定する方法であって
   、一定周期のリフレッシュ間隔信号を発生する手段を設
   け、各システムは自らが前記メモリにアクセスしないこ
   とを示すリフレッシュ許可信号を前記リフレッシュ間隔
   信号の周期より短い適宜な間隔で出力するとともに、各
   システムの出力する前記リフレッシュ許可信号のうちの
   １つを選択してリフレッシュ制御手段に与え、このリフ
   レッシュ制御手段は前記リフレツシユ間隔信号が１発出
   力されてから前記リフレッシュ許可信号がオンの期間に
   １回だけリフレッシュ動作を実行することを特徴とする
   メモリのリフレッシュタイミング制御方法。