JPH05109269A - ダイナミツクメモリのリフレツシユ制御回路 - Google Patents
ダイナミツクメモリのリフレツシユ制御回路Info
- Publication number
- JPH05109269A JPH05109269A JP3264362A JP26436291A JPH05109269A JP H05109269 A JPH05109269 A JP H05109269A JP 3264362 A JP3264362 A JP 3264362A JP 26436291 A JP26436291 A JP 26436291A JP H05109269 A JPH05109269 A JP H05109269A
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- refresh
- signal
- memory
- bank
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Abstract
(57)【要約】
【構成】 メモリ空間を任意のメモリ容量の複数個のバ
ンクに分割した各バンクに対してそれぞれ独立に動作す
る複数個のリフレッシュタイマおよびリフレッシュ実行
回路とを設け、競合制御回路からのアクセス許可信号を
入力してダイナミックメモリの各バンクのアクセス状態
をバンク監視回路によって監視し、一つのバンクに対す
るプロセッサからのメモリアクセス開始を認識すると、
他のバンクに対応するリフレッシュ実行回路に対して疑
似リフレッシュ要求信号を出力すると共にリフレッシュ
タイマに対してタイマリセット信号を出力してリフレッ
シュタイマの初期化を行う。 【効果】 任意のバンクに対してプロセッサからメモリ
アクセスがあったとき、プロセッサのメモリアクセスサ
イクル内でリフレッシュ動作を行わせることができ、従
ってリフレッシュ動作とプロセッサのメモリアクセスと
の競合で発生する待ち時間を減少させることができる。
ンクに分割した各バンクに対してそれぞれ独立に動作す
る複数個のリフレッシュタイマおよびリフレッシュ実行
回路とを設け、競合制御回路からのアクセス許可信号を
入力してダイナミックメモリの各バンクのアクセス状態
をバンク監視回路によって監視し、一つのバンクに対す
るプロセッサからのメモリアクセス開始を認識すると、
他のバンクに対応するリフレッシュ実行回路に対して疑
似リフレッシュ要求信号を出力すると共にリフレッシュ
タイマに対してタイマリセット信号を出力してリフレッ
シュタイマの初期化を行う。 【効果】 任意のバンクに対してプロセッサからメモリ
アクセスがあったとき、プロセッサのメモリアクセスサ
イクル内でリフレッシュ動作を行わせることができ、従
ってリフレッシュ動作とプロセッサのメモリアクセスと
の競合で発生する待ち時間を減少させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
ダイナミックメモリのリフレッシュ制御回路に関する。
ダイナミックメモリのリフレッシュ制御回路に関する。
【０００２】
【従来の技術】図２は従来のダイナミックメモリのリフ
レッシュ制御回路の一例を示すブロック図である。
レッシュ制御回路の一例を示すブロック図である。
【０００３】情報処理装置における従来のダイナミック
メモリのリフレッシュ制御回路は、図２に示すように、
ダイナミックメモリ３７のリフレッシュ動作の時間間隔
を指定するリフレッシュタイマ３１からリフレッシュ要
求信号（リクエスト信号）４５を競合制御回路３２およ
びリフレッシュ実行回路３６に出力する。競合制御回路
３２は、プロセッサ３６から出力されるメモリデータア
クセスサイクルを指示するメモリリードライトアクセス
信号（アクセス信号）４９とリクエスト信号４５とを入
力し、それらのメモリアクセス権の調停（競合制御）を
行ってリフレッシュ実行回路３３に対してリフレッシュ
許可信号４７を出力してそのリフレッシュ動作を許可す
る。リフレッシュ実行回路３３は、リクエスト信号４５
とリフレッシュ許可信号４７とを入力してダイナミック
メモリ３７に対してメモリ制御信号４８を出力し、その
リフレッシュ動作を開始させる。
メモリのリフレッシュ制御回路は、図２に示すように、
ダイナミックメモリ３７のリフレッシュ動作の時間間隔
を指定するリフレッシュタイマ３１からリフレッシュ要
求信号（リクエスト信号）４５を競合制御回路３２およ
びリフレッシュ実行回路３６に出力する。競合制御回路
３２は、プロセッサ３６から出力されるメモリデータア
クセスサイクルを指示するメモリリードライトアクセス
信号（アクセス信号）４９とリクエスト信号４５とを入
力し、それらのメモリアクセス権の調停（競合制御）を
行ってリフレッシュ実行回路３３に対してリフレッシュ
許可信号４７を出力してそのリフレッシュ動作を許可す
る。リフレッシュ実行回路３３は、リクエスト信号４５
とリフレッシュ許可信号４７とを入力してダイナミック
メモリ３７に対してメモリ制御信号４８を出力し、その
リフレッシュ動作を開始させる。
【０００４】
【発明が解決しようとする課題】上述したような従来の
ダイナミックメモリのリフレッシュ制御回路は、リフレ
ッシュタイマ３１からリクエスト信号４５とプロセッサ
３６からのアクセス信号４９とが同時に発生したとき、
競合制御回路３２においてリクエスト信号４５を優先さ
せるため、プロセッサ３６からのメモリアクセス要求が
待たされるという欠点を有している。
ダイナミックメモリのリフレッシュ制御回路は、リフレ
ッシュタイマ３１からリクエスト信号４５とプロセッサ
３６からのアクセス信号４９とが同時に発生したとき、
競合制御回路３２においてリクエスト信号４５を優先さ
せるため、プロセッサ３６からのメモリアクセス要求が
待たされるという欠点を有している。
【０００５】
【課題を解決するための手段】本発明のダイナミックメ
モリのリフレッシュ制御回路は、メモリ空間を任意のメ
モリ容量の複数個のバンクに分割した各バンクに対して
それぞれ独立に動作してダイナミックメモリのリフレッ
シュ動作を指示する第一のリフレッシュ要求信号を出力
する複数個のリフレッシュタイマと、前記複数個のバン
クのそれぞれに対して独立に動作し対応する前記リフレ
ッシュタイマからの前記第一のリフレッシュ要求信号と
バンク監視回路からの疑似リフレッシュ要求信号とを入
力して第二のリフレッシュ要求信号を出力する複数個の
オアゲートと、前記複数個のオアゲートからの前記第二
のリフレッシュ要求信号とプロセッサからのメモリアク
セス信号とを入力してメモリアクセス権の調停を行って
前記複数個のバンクに対応するリフレッシュ許可信号お
よびアクセス許可信号を出力する競合制御回路と、対応
する前記オアゲートからの前記第二のリフレッシュ要求
信号と前記競合制御回路からの対応する前記リフレッシ
ュ許可信号とを入力して前記ダイナミックメモリの対応
するに対してリフレッシュ動作の実行を指示する制御信
号を出力する複数個のリフレッシュ実行回路と、前記競
合制御回路から前記アクセス許可信号を入力して前記複
数個のバンクのそれぞれの動作状態を監視して一つのバ
ンクに対する前記プロセッサからのメモリアクセスを検
出したとき他のバンクに対応する前記オアゲートに対し
て疑似リフレッシュ要求信号を出力すると共に対応する
前記リフレッシュタイマをリセットするリセット信号を
出力するバンク監視回路とを備えている。
モリのリフレッシュ制御回路は、メモリ空間を任意のメ
モリ容量の複数個のバンクに分割した各バンクに対して
それぞれ独立に動作してダイナミックメモリのリフレッ
シュ動作を指示する第一のリフレッシュ要求信号を出力
する複数個のリフレッシュタイマと、前記複数個のバン
クのそれぞれに対して独立に動作し対応する前記リフレ
ッシュタイマからの前記第一のリフレッシュ要求信号と
バンク監視回路からの疑似リフレッシュ要求信号とを入
力して第二のリフレッシュ要求信号を出力する複数個の
オアゲートと、前記複数個のオアゲートからの前記第二
のリフレッシュ要求信号とプロセッサからのメモリアク
セス信号とを入力してメモリアクセス権の調停を行って
前記複数個のバンクに対応するリフレッシュ許可信号お
よびアクセス許可信号を出力する競合制御回路と、対応
する前記オアゲートからの前記第二のリフレッシュ要求
信号と前記競合制御回路からの対応する前記リフレッシ
ュ許可信号とを入力して前記ダイナミックメモリの対応
するに対してリフレッシュ動作の実行を指示する制御信
号を出力する複数個のリフレッシュ実行回路と、前記競
合制御回路から前記アクセス許可信号を入力して前記複
数個のバンクのそれぞれの動作状態を監視して一つのバ
ンクに対する前記プロセッサからのメモリアクセスを検
出したとき他のバンクに対応する前記オアゲートに対し
て疑似リフレッシュ要求信号を出力すると共に対応する
前記リフレッシュタイマをリセットするリセット信号を
出力するバンク監視回路とを備えている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例を示すブロック図
である。
である。
【０００８】図１において、リフレッシュタイマ１は、
メモリ空間を任意のメモリ容量の複数個のバンクに分割
した各バンクの中の一つであるダイナミックメモリ１１
に対してリフレッシュ動作の時間間隔を指定する回路で
あり、リフレッシュ要求信号（リクエスト信号）５をオ
アゲート６に対して出力する。オアゲート６は、リクエ
スト信号５とバンク監視回路４からの疑似リフレッシュ
要求信号１０とを入力してリクエスト信号１４を競合制
御回路２およびリフレッシュ実行回路３に対して出力す
る。競合制御回路２は、リクエスト信号１４とプロセッ
サ１６からのメモリアクセス信号（アクセス信号）９と
を入力し、それらのメモリアクセス権の調停を行ってリ
フレッシュ実行回路３に対してリフレッシュ許可信号７
を出力すると共に、バンク監視回路４に対してアクセス
許可信号１５を出力する。リフレッシュ実行回路３は、
リフレッシュ許可信号７とリクエスト信号１４とを入力
してダイナミックメモリ１１に対してメモリ制御信号１
２を出力してそのリフレッシュ動作を指示する。
メモリ空間を任意のメモリ容量の複数個のバンクに分割
した各バンクの中の一つであるダイナミックメモリ１１
に対してリフレッシュ動作の時間間隔を指定する回路で
あり、リフレッシュ要求信号（リクエスト信号）５をオ
アゲート６に対して出力する。オアゲート６は、リクエ
スト信号５とバンク監視回路４からの疑似リフレッシュ
要求信号１０とを入力してリクエスト信号１４を競合制
御回路２およびリフレッシュ実行回路３に対して出力す
る。競合制御回路２は、リクエスト信号１４とプロセッ
サ１６からのメモリアクセス信号（アクセス信号）９と
を入力し、それらのメモリアクセス権の調停を行ってリ
フレッシュ実行回路３に対してリフレッシュ許可信号７
を出力すると共に、バンク監視回路４に対してアクセス
許可信号１５を出力する。リフレッシュ実行回路３は、
リフレッシュ許可信号７とリクエスト信号１４とを入力
してダイナミックメモリ１１に対してメモリ制御信号１
２を出力してそのリフレッシュ動作を指示する。
【０００９】リフレッシュタイマ２１は、メモリ空間を
任意のメモリ容量の複数個のバンクに分割した各バンク
の中の他の一つであるダイナミックメモリ４１に対して
リフレッシュ動作の時間間隔を指定する回路であり、リ
フレッシュ要求信号（リクエスト信号）２５をオアゲー
ト２６に対して出力する。オアゲート２６は、リクエス
ト信号２５とバンク監視回路４からの疑似リフレッシュ
要求信号２１０とを入力してリクエスト信号２１４を競
合制御回路２およびリフレッシュ実行回路２３に対して
出力する。競合制御回路２は、リクエスト信号２１４と
プロセッサ１６からのメモリアクセス信号（アクセス信
号）９とを入力し、それらのメモリアクセス権の調停を
行ってリフレッシュ実行回路２３に対してリフレッシュ
許可信号２７を出力すると共に、バンク監視回路４に対
してアクセス許可信号２１５を出力する。リフレッシュ
実行回路２３は、リフレッシュ許可信号２７とリクエス
ト信号２１４とを入力してダイナミックメモリ４１に対
してメモリ制御信号２１２を出力してそのリフレッシュ
動作を指示する。
任意のメモリ容量の複数個のバンクに分割した各バンク
の中の他の一つであるダイナミックメモリ４１に対して
リフレッシュ動作の時間間隔を指定する回路であり、リ
フレッシュ要求信号（リクエスト信号）２５をオアゲー
ト２６に対して出力する。オアゲート２６は、リクエス
ト信号２５とバンク監視回路４からの疑似リフレッシュ
要求信号２１０とを入力してリクエスト信号２１４を競
合制御回路２およびリフレッシュ実行回路２３に対して
出力する。競合制御回路２は、リクエスト信号２１４と
プロセッサ１６からのメモリアクセス信号（アクセス信
号）９とを入力し、それらのメモリアクセス権の調停を
行ってリフレッシュ実行回路２３に対してリフレッシュ
許可信号２７を出力すると共に、バンク監視回路４に対
してアクセス許可信号２１５を出力する。リフレッシュ
実行回路２３は、リフレッシュ許可信号２７とリクエス
ト信号２１４とを入力してダイナミックメモリ４１に対
してメモリ制御信号２１２を出力してそのリフレッシュ
動作を指示する。
【００１０】バンク監視回路４は、競合制御回路２から
アクセス許可信号１５およびアクセス許可信号２１５を
入力してダイナミックメモリ１１およびダイナミックメ
モリ４１のアクセス状態を監視し、ダイナミックメモリ
４１に対するプロセッサ１６からのメモリアクセス開始
を認識すると、オアゲート６に対して疑似リフレッシュ
要求信号１０を出力し、リクエスト信号１４によって競
合制御回路２およびリフレッシュ実行回路３にリフレッ
シュ要求を出力してダイナミックメモリ４１に対するプ
ロセッサ１６のメモリアクセスサイクル内でダイナミッ
クメモリ１１のリフレッシュ動作を行わせると共に、リ
フレッシュタイマ１に対してタイマリセット信号８を出
力してリフレッシュタイマ１の初期化を行う。同様に、
ダイナミックメモリ１１に対するプロセッサ１６からの
メモリアクセス開始を認識すると、オアゲート２６に対
して疑似リフレッシュ要求信号２１０を出力し、リクエ
スト信号２１４によって競合制御回路２およびリフレッ
シュ実行回路２３にリフレッシュ要求を出力してダイナ
ミックメモリ１１に対するプロセッサ１６のメモリアク
セスサイクル内でダイナミックメモリ４１のリフレッシ
ュ動作を行わせると共に、リフレッシュタイマ２１に対
してタイマリセット信号２８を出力してリフレッシュタ
イマ２１の初期化を行う。
アクセス許可信号１５およびアクセス許可信号２１５を
入力してダイナミックメモリ１１およびダイナミックメ
モリ４１のアクセス状態を監視し、ダイナミックメモリ
４１に対するプロセッサ１６からのメモリアクセス開始
を認識すると、オアゲート６に対して疑似リフレッシュ
要求信号１０を出力し、リクエスト信号１４によって競
合制御回路２およびリフレッシュ実行回路３にリフレッ
シュ要求を出力してダイナミックメモリ４１に対するプ
ロセッサ１６のメモリアクセスサイクル内でダイナミッ
クメモリ１１のリフレッシュ動作を行わせると共に、リ
フレッシュタイマ１に対してタイマリセット信号８を出
力してリフレッシュタイマ１の初期化を行う。同様に、
ダイナミックメモリ１１に対するプロセッサ１６からの
メモリアクセス開始を認識すると、オアゲート２６に対
して疑似リフレッシュ要求信号２１０を出力し、リクエ
スト信号２１４によって競合制御回路２およびリフレッ
シュ実行回路２３にリフレッシュ要求を出力してダイナ
ミックメモリ１１に対するプロセッサ１６のメモリアク
セスサイクル内でダイナミックメモリ４１のリフレッシ
ュ動作を行わせると共に、リフレッシュタイマ２１に対
してタイマリセット信号２８を出力してリフレッシュタ
イマ２１の初期化を行う。
【００１１】
【発明の効果】以上説明したように、本発明のダイナミ
ックメモリのリフレッシュ制御回路は、メモリ空間を任
意のメモリ容量の複数個のバンクに分割した各バンクに
対してそれぞれ独立に動作しダイナミックメモリのリフ
レッシュ動作の時間間隔を指定する複数個のリフレッシ
ュタイマと、その複数個のバンクのそれぞれに対して独
立に動作し対応するリフレッシュタイマからのリフレッ
シュ要求信号を受けてダイナミックメモリに対してリフ
レッシュ動作の実行を指示する制御信号を出力する複数
個のリフレッシュ実行回路とを設け、競合制御回路から
のアクセス許可信号を入力してダイナミックメモリの各
バンクのアクセス状態をバンク監視回路によって監視
し、一つのバンクに対するプロセッサからのメモリアク
セス開始を認識すると、他のバンクに対応するリフレッ
シュ実行回路に対して疑似リフレッシュ要求信号を出力
すると共にリフレッシュタイマに対してタイマリセット
信号を出力してリフレッシュタイマの初期化を行うこと
により、任意のバンクに対してプロセッサからメモリア
クセスがあったとき、プロセッサのメモリアクセスサイ
クル内でリフレッシュ動作を行わせることができるとい
う効果があり、従ってリフレッシュ動作とプロセッサの
メモリアクセスとの競合で発生する待ち時間を減少させ
ることができるという効果がある。
ックメモリのリフレッシュ制御回路は、メモリ空間を任
意のメモリ容量の複数個のバンクに分割した各バンクに
対してそれぞれ独立に動作しダイナミックメモリのリフ
レッシュ動作の時間間隔を指定する複数個のリフレッシ
ュタイマと、その複数個のバンクのそれぞれに対して独
立に動作し対応するリフレッシュタイマからのリフレッ
シュ要求信号を受けてダイナミックメモリに対してリフ
レッシュ動作の実行を指示する制御信号を出力する複数
個のリフレッシュ実行回路とを設け、競合制御回路から
のアクセス許可信号を入力してダイナミックメモリの各
バンクのアクセス状態をバンク監視回路によって監視
し、一つのバンクに対するプロセッサからのメモリアク
セス開始を認識すると、他のバンクに対応するリフレッ
シュ実行回路に対して疑似リフレッシュ要求信号を出力
すると共にリフレッシュタイマに対してタイマリセット
信号を出力してリフレッシュタイマの初期化を行うこと
により、任意のバンクに対してプロセッサからメモリア
クセスがあったとき、プロセッサのメモリアクセスサイ
クル内でリフレッシュ動作を行わせることができるとい
う効果があり、従ってリフレッシュ動作とプロセッサの
メモリアクセスとの競合で発生する待ち時間を減少させ
ることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のダイナミックメモリのリフレッシュ制御
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
１ リフレッシュタイマ ２ 競合制御回路 ３ リフレッシュ実行回路 ４ バンク監視回路 ５ リフレッシュ要求信号（リクエスト信号） ６ オアゲート ７ リフレッシュ許可信号 ８ タイマリセット信号 ９ メモリアクセス信号（アクセス信号） １０ 疑似リフレッシュ要求信号１０ １１ ダイナミックメモリ １２ メモリ制御信号 １４ リクエスト信号 １５ アクセス許可信号 １６ プロセッサ ２１ リフレッシュタイマ ２３ リフレッシュ実行回路 ２５ リフレッシュ要求信号（リクエスト信号） ２６ オアゲート ２７ リフレッシュ許可信号 ２８ タイマリセット信号 ３１ リフレッシュタイマ ３２ 競合制御回路 ３３ リフレッシュ実行回路 ３６ プロセッサ ３７ ダイナミックメモリ ４１ ダイナミックメモリ ４５ リフレッシュ要求信号（リクエスト信号） ４７ リフレッシュ許可信号 ４８ メモリ制御信号 ４９ アクセス信号 ２１０ 疑似リフレッシュ要求信号１０ ２１２ メモリ制御信号 ２１４ リクエスト信号 ２１５ アクセス許可信号
Claims (2)
- 【請求項１】 メモリ空間を任意のメモリ容量の複数個
のバンクに分割した各バンクに対してそれぞれ独立に動
作してダイナミックメモリのリフレッシュ動作を指示す
る第一のリフレッシュ要求信号を出力する複数個のリフ
レッシュタイマと、前記複数個のバンクのそれぞれに対
して独立に動作し対応する前記リフレッシュタイマから
の前記第一のリフレッシュ要求信号とバンク監視回路か
らの疑似リフレッシュ要求信号とを入力して第二のリフ
レッシュ要求信号を出力する複数個のオアゲートと、前
記複数個のオアゲートからの前記第二のリフレッシュ要
求信号とプロセッサからのメモリアクセス信号とを入力
してメモリアクセス権の調停を行って前記複数個のバン
クに対応するリフレッシュ許可信号およびアクセス許可
信号を出力する競合制御回路と、対応する前記オアゲー
トからの前記第二のリフレッシュ要求信号と前記競合制
御回路からの対応する前記リフレッシュ許可信号とを入
力して前記ダイナミックメモリの対応するバンクに対し
てリフレッシュ動作の実行を指示する制御信号を出力す
る複数個のリフレッシュ実行回路と、前記競合制御回路
から前記アクセス許可信号を入力して前記複数個のバン
クのそれぞれの動作状態を監視して一つのバンクに対す
る前記プロセッサからのメモリアクセスを検出したとき
他のバンクに対応する前記オアゲートに対して疑似リフ
レッシュ要求信号を出力すると共に対応する前記リフレ
ッシュタイマをリセットするリセット信号を出力するバ
ンク監視回路とを備えることを特徴とするダイナミック
メモリのリフレッシュ制御回路。 - 【請求項２】 メモリ空間を任意のメモリ容量の複数個
のバンクに分割した各バンクに対してそれぞれ独立に動
作してダイナミックメモリのリフレッシュ動作を指示す
る第一のリフレッシュ要求信号を出力する複数個のリフ
レッシュタイマと、前記複数個のバンクのそれぞれに対
して独立に動作し対応する前記リフレッシュタイマから
の前記第一のリフレッシュ要求信号とバンク監視回路か
らの疑似リフレッシュ要求信号とを入力して第二のリフ
レッシュ要求信号を出力する複数個のオアゲートと、前
記複数個のオアゲートからの前記第二のリフレッシュ要
求信号とプロセッサからのメモリアクセス信号とを入力
してメモリアクセス権の調停を行って前記複数個のバン
クに対応するリフレッシュ許可信号およびアクセス許可
信号を出力する競合制御回路と、対応する前記オアゲー
トからの前記第二のリフレッシュ要求信号と前記競合制
御回路からの対応する前記リフレッシュ許可信号とを入
力して前記ダイナミックメモリの対応するバンクに対し
てリフレッシュ動作の実行を指示する制御信号を出力す
る複数個のリフレッシュ実行回路と、前記競合制御回路
から前記アクセス許可信号を入力して前記複数個のバン
クのそれぞれの動作状態を監視して一つのバンクに対す
る前記プロセッサからのメモリアクセスを検出したとき
他のバンクに対応する前記オアゲートに対して疑似リフ
レッシュ要求信号を出力すると共に対応する前記リフレ
ッシュタイマをリセットするリセット信号を出力するバ
ンク監視回路と、前記複数個のリフレッシュ実行回路に
対応した任意のメモリ容量の複数個のバンクに分割した
ダイナミックメモリとを備えることを特徴とするダイナ
ミックメモリのリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264362A JPH05109269A (ja) | 1991-10-14 | 1991-10-14 | ダイナミツクメモリのリフレツシユ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264362A JPH05109269A (ja) | 1991-10-14 | 1991-10-14 | ダイナミツクメモリのリフレツシユ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109269A true JPH05109269A (ja) | 1993-04-30 |
Family
ID=17402105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264362A Pending JPH05109269A (ja) | 1991-10-14 | 1991-10-14 | ダイナミツクメモリのリフレツシユ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109269A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161184A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | メモリ制御装置 |
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| KR100431303B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램 |
| JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
-
1991
- 1991-10-14 JP JP3264362A patent/JPH05109269A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161184A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | メモリ制御装置 |
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| KR100431303B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램 |
| JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
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