JPH05298880A - データ処理装置とメモリカード - Google Patents
データ処理装置とメモリカードInfo
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- JPH05298880A JPH05298880A JP4097869A JP9786992A JPH05298880A JP H05298880 A JPH05298880 A JP H05298880A JP 4097869 A JP4097869 A JP 4097869A JP 9786992 A JP9786992 A JP 9786992A JP H05298880 A JPH05298880 A JP H05298880A
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Abstract
(57)【要約】 （修正有）
【目的】 データ処理部が共通メモリの状態を判断する
ことなく共通メモリをアクセスしても共通メモリの動作
状態に合わせてアクセスが実行できること。 【構成】 ＣＰＵと複数のマスタユニットから共通メモ
リ１４にアクセスされたときにレディ回路１２の電源タ
イマ２２またはリフレッシュタイマ２４の信号によって
フリップフロップ３０，３２が共にセットされていると
きにのみＮＡＮＤゲート２８のレベルがローレベルとな
り、ＮＡＮＤゲート２８の出力がローレベルになったと
きにのみアクセスの実行が有効となる。
ことなく共通メモリをアクセスしても共通メモリの動作
状態に合わせてアクセスが実行できること。 【構成】 ＣＰＵと複数のマスタユニットから共通メモ
リ１４にアクセスされたときにレディ回路１２の電源タ
イマ２２またはリフレッシュタイマ２４の信号によって
フリップフロップ３０，３２が共にセットされていると
きにのみＮＡＮＤゲート２８のレベルがローレベルとな
り、ＮＡＮＤゲート２８の出力がローレベルになったと
きにのみアクセスの実行が有効となる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置とメモリ
カードに係り、特に、複数のデータ処理部と各データ処
理部共通の揮発性メモリとの間でデータの授受を行なう
に好適なデータ処理装置とメモリカードに関する。
カードに係り、特に、複数のデータ処理部と各データ処
理部共通の揮発性メモリとの間でデータの授受を行なう
に好適なデータ処理装置とメモリカードに関する。
【０００２】
【従来の技術】従来のデータ処理装置としては、例えば
特開平３−１７７５７号公報に記載されているものが知
られている。このデータ処理装置は、中央処理ユニット
と複数のマスターユニットと各ユニット共通の共通メモ
リとを備えて構成されており、各ユニットと共通メモリ
とが共通バスを介して接続されている。そして各ユニッ
トから共通メモリへアクセスすることにより共通メモリ
とデータの授受ができるようになっている。共通メモリ
に使用されているＤＲＡＭは、電源投入後に初期化動作
に要する時間とリフレッシュ動作に要する時間が必要で
ある。このため従来のデータ処理装置においては、共通
バスのリフレッシュ信号を検知する検知回路を設け、各
ユニットが共通メモリへアクセスする際に、リフレッシ
ュ検知回路からのリフレッシュ信号の有効、無効の結果
を取り込み、この結果を判断してから共通メモリへアク
セスする方式が採用されている。
特開平３−１７７５７号公報に記載されているものが知
られている。このデータ処理装置は、中央処理ユニット
と複数のマスターユニットと各ユニット共通の共通メモ
リとを備えて構成されており、各ユニットと共通メモリ
とが共通バスを介して接続されている。そして各ユニッ
トから共通メモリへアクセスすることにより共通メモリ
とデータの授受ができるようになっている。共通メモリ
に使用されているＤＲＡＭは、電源投入後に初期化動作
に要する時間とリフレッシュ動作に要する時間が必要で
ある。このため従来のデータ処理装置においては、共通
バスのリフレッシュ信号を検知する検知回路を設け、各
ユニットが共通メモリへアクセスする際に、リフレッシ
ュ検知回路からのリフレッシュ信号の有効、無効の結果
を取り込み、この結果を判断してから共通メモリへアク
セスする方式が採用されている。
【０００３】
【発明が解決しようとする課題】しかし、従来技術で
は、各ユニットが共通メモリをアクセスする際に、リフ
レッシュ検知回路からの信号を判断しなければならず、
各ユニットに係る負担が大きくなる。またリフレッシュ
検知回路が故障すると他の構成部分が正常であっても装
置が動作しなくなる。更に共通バス上にリフレッシュ信
号線を出力しているので、共通バス内の信号線が増加す
ることになる。
は、各ユニットが共通メモリをアクセスする際に、リフ
レッシュ検知回路からの信号を判断しなければならず、
各ユニットに係る負担が大きくなる。またリフレッシュ
検知回路が故障すると他の構成部分が正常であっても装
置が動作しなくなる。更に共通バス上にリフレッシュ信
号線を出力しているので、共通バス内の信号線が増加す
ることになる。
【０００４】本発明の目的は、データ処理部が共通メモ
リの状態を判断することなく共通メモリをアクセスして
も共通メモリの動作状態に合わせてアクセスが実行でき
るデータ処理装置とメモリカードを提供することにあ
る。
リの状態を判断することなく共通メモリをアクセスして
も共通メモリの動作状態に合わせてアクセスが実行でき
るデータ処理装置とメモリカードを提供することにあ
る。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の装置として、アクセス信号を出力
すると共にこのアクセス信号に応答したアクセス実行許
可信号を受けてメモリからのデータを処理する複数のデ
ータ処理部と、各データ処理部と信号伝送路を介して接
続され各データ処理部に共通のデータをリフレッシュ動
作により記憶する共通メモリと、共通メモリに電力が供
給されたときから一定時間が経過したことを条件にタイ
マ信号を出力する電源タイマと、前記いずれかのデータ
処理部から共通メモリにアクセス信号が出力されている
ときに電源タイマからタイマ信号が出力されていること
を条件にのみアクセス実行許可信号を信号伝送路へ出力
するメモリアクセス制御部とを備えているデータ処理装
置を構成したものである。
に、本発明は、第１の装置として、アクセス信号を出力
すると共にこのアクセス信号に応答したアクセス実行許
可信号を受けてメモリからのデータを処理する複数のデ
ータ処理部と、各データ処理部と信号伝送路を介して接
続され各データ処理部に共通のデータをリフレッシュ動
作により記憶する共通メモリと、共通メモリに電力が供
給されたときから一定時間が経過したことを条件にタイ
マ信号を出力する電源タイマと、前記いずれかのデータ
処理部から共通メモリにアクセス信号が出力されている
ときに電源タイマからタイマ信号が出力されていること
を条件にのみアクセス実行許可信号を信号伝送路へ出力
するメモリアクセス制御部とを備えているデータ処理装
置を構成したものである。
【０００６】第２の装置として、アクセス信号を出力す
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する複数のデー
タ処理部と、各データ処理部と信号伝送路を介して接続
され各データ処理部に共通のデータをリフレッシュ動作
により記憶する共通メモリと、共通メモリにリフレッシ
ュ動作を指令するリフレッシュ指令部と、リフレッシュ
指令部から共通メモリにリフレッシュ動作が指令された
ときからリフレッシュ動作時間が経過したことを条件に
リフレッシュ動作完了信号を出力するリフレッシュタイ
マと、前記いずれかのデータ処理部から共通メモリにア
クセス信号が出力されているときにリフレッシュタイマ
からリフレッシュ動作完了信号が出力されていることを
条件にのみアクセス実行許可信号を信号伝送路へ出力す
るメモリアクセス制御部とを備えているデータ処理装置
を構成したものである。
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する複数のデー
タ処理部と、各データ処理部と信号伝送路を介して接続
され各データ処理部に共通のデータをリフレッシュ動作
により記憶する共通メモリと、共通メモリにリフレッシ
ュ動作を指令するリフレッシュ指令部と、リフレッシュ
指令部から共通メモリにリフレッシュ動作が指令された
ときからリフレッシュ動作時間が経過したことを条件に
リフレッシュ動作完了信号を出力するリフレッシュタイ
マと、前記いずれかのデータ処理部から共通メモリにア
クセス信号が出力されているときにリフレッシュタイマ
からリフレッシュ動作完了信号が出力されていることを
条件にのみアクセス実行許可信号を信号伝送路へ出力す
るメモリアクセス制御部とを備えているデータ処理装置
を構成したものである。
【０００７】第３の装置として、アクセス信号を出力す
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する複数のデー
タ処理部と、各データ処理部と信号伝送路を介して接続
され各データ処理部に共通のデータをリフレッシュ動作
により記憶する共通メモリと、共通メモリにリフレッシ
ュ動作を指令するリフレッシュ指令部と、リフレッシュ
指令部から共通メモリにリフレッシュ動作が指令された
ときからリフレッシュ動作時間が経過したことを条件に
リフレッシュ動作完了信号を出力するリフレッシュタイ
マと、共通メモリに電力が供給されたときから一定時間
が経過したことを条件にタイマ信号を出力する電源タイ
マと、前記いずれかのデータ処理部から共通メモリにア
クセス信号が出力されているときにリフレッシュタイマ
からリフレッシュ動作完了信号が出力されていること及
び電源タイマからタイマ信号が出力されていることを条
件にのみアクセス実行許可信号を信号伝送路へ出力する
メモリアクセス制御部とを備えているデータ処理装置を
構成したものである。
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する複数のデー
タ処理部と、各データ処理部と信号伝送路を介して接続
され各データ処理部に共通のデータをリフレッシュ動作
により記憶する共通メモリと、共通メモリにリフレッシ
ュ動作を指令するリフレッシュ指令部と、リフレッシュ
指令部から共通メモリにリフレッシュ動作が指令された
ときからリフレッシュ動作時間が経過したことを条件に
リフレッシュ動作完了信号を出力するリフレッシュタイ
マと、共通メモリに電力が供給されたときから一定時間
が経過したことを条件にタイマ信号を出力する電源タイ
マと、前記いずれかのデータ処理部から共通メモリにア
クセス信号が出力されているときにリフレッシュタイマ
からリフレッシュ動作完了信号が出力されていること及
び電源タイマからタイマ信号が出力されていることを条
件にのみアクセス実行許可信号を信号伝送路へ出力する
メモリアクセス制御部とを備えているデータ処理装置を
構成したものである。
【０００８】第４の装置として、アクセス信号を出力す
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する主データ処
理部と、アクセス信号を出力すると共にこのアクセス信
号に応答したアクセス実行許可信号を受けてメモリから
のデータを処理する複数の副データ処理部と、前記各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリに電力が供給されたときから一
定時間が経過したことを条件にタイマ信号を出力する電
源タイマと、前記いずれかのデータ処理部から共通メモ
リにアクセス信号が出力されているときに電源タイマか
らタイマ信号が出力されていることを条件にのみアクセ
ス実行許可信号を信号伝送路へ出力するメモリアクセス
制御部とを備えているデータ処理装置を構成したもので
ある。
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する主データ処
理部と、アクセス信号を出力すると共にこのアクセス信
号に応答したアクセス実行許可信号を受けてメモリから
のデータを処理する複数の副データ処理部と、前記各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリに電力が供給されたときから一
定時間が経過したことを条件にタイマ信号を出力する電
源タイマと、前記いずれかのデータ処理部から共通メモ
リにアクセス信号が出力されているときに電源タイマか
らタイマ信号が出力されていることを条件にのみアクセ
ス実行許可信号を信号伝送路へ出力するメモリアクセス
制御部とを備えているデータ処理装置を構成したもので
ある。
【０００９】第５の装置として、アクセス信号を出力す
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する主データ処
理部と、アクセス信号を出力すると共にこのアクセス信
号に応答したアクセス実行許可信号を受けてメモリから
のデータを処理する複数の副データ処理部と、前記各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリにリフレッシュ動作を指令する
リフレッシュ指令部と、リフレッシュ指令部から共通メ
モリにリフレッシュ動作が指令されたときからリフレッ
シュ動作時間が経過したことを条件にリフレッシュ動作
完了信号を出力するリフレッシュタイマと、前記いずれ
かのデータ処理部から共通メモリにアクセス信号が出力
されているときにリフレッシュタイマからリフレッシュ
動作完了信号が出力されていることを条件にのみアクセ
ス実行許可信号を信号伝送路へ出力するメモリアクセス
制御部とを備えているデータ処理装置を構成したもので
ある。
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する主データ処
理部と、アクセス信号を出力すると共にこのアクセス信
号に応答したアクセス実行許可信号を受けてメモリから
のデータを処理する複数の副データ処理部と、前記各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリにリフレッシュ動作を指令する
リフレッシュ指令部と、リフレッシュ指令部から共通メ
モリにリフレッシュ動作が指令されたときからリフレッ
シュ動作時間が経過したことを条件にリフレッシュ動作
完了信号を出力するリフレッシュタイマと、前記いずれ
かのデータ処理部から共通メモリにアクセス信号が出力
されているときにリフレッシュタイマからリフレッシュ
動作完了信号が出力されていることを条件にのみアクセ
ス実行許可信号を信号伝送路へ出力するメモリアクセス
制御部とを備えているデータ処理装置を構成したもので
ある。
【００１０】第６の装置として、アクセス信号を出力す
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する主データ処
理部と、アクセス信号を出力すると共にこのアクセス信
号に応答したアクセス実行許可信号を受けてメモリから
のデータを処理する複数の副データ処理部と、前記各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリにリフレッシュ動作を指令する
リフレッシュ指令部と、リフレッシュ指令部から共通メ
モリにリフレッシュ動作が指令されたときからリフレッ
シュ動作時間が経過したことを条件にリフレッシュ動作
完了信号を出力するリフレッシュタイマと、共通メモリ
に電力が供給されたときから一定時間が経過したことを
条件にタイマ信号を出力する電源タイマと、前記いずれ
かのデータ処理部から共通メモリにアクセス信号が出力
されているときにリフレッシュタイマからリフレッシュ
動作完了信号が出力されていること及び電源タイマから
タイマ信号が出力されていることを条件にのみアクセス
実行許可信号を信号伝送路へ出力するメモリアクセス制
御部とを備えているデータ処理装置を構成したものであ
る。
ると共にこのアクセス信号に応答したアクセス実行許可
信号を受けてメモリからのデータを処理する主データ処
理部と、アクセス信号を出力すると共にこのアクセス信
号に応答したアクセス実行許可信号を受けてメモリから
のデータを処理する複数の副データ処理部と、前記各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリにリフレッシュ動作を指令する
リフレッシュ指令部と、リフレッシュ指令部から共通メ
モリにリフレッシュ動作が指令されたときからリフレッ
シュ動作時間が経過したことを条件にリフレッシュ動作
完了信号を出力するリフレッシュタイマと、共通メモリ
に電力が供給されたときから一定時間が経過したことを
条件にタイマ信号を出力する電源タイマと、前記いずれ
かのデータ処理部から共通メモリにアクセス信号が出力
されているときにリフレッシュタイマからリフレッシュ
動作完了信号が出力されていること及び電源タイマから
タイマ信号が出力されていることを条件にのみアクセス
実行許可信号を信号伝送路へ出力するメモリアクセス制
御部とを備えているデータ処理装置を構成したものであ
る。
【００１１】第１乃至第６の装置のうちいずれか一つの
装置を含む第７の装置として、共通メモリはデータ処理
部とは異なる電源に接続されているデータ処理装置を構
成したものである。
装置を含む第７の装置として、共通メモリはデータ処理
部とは異なる電源に接続されているデータ処理装置を構
成したものである。
【００１２】第１乃至第６の装置のうちいずれか一つの
装置を含む第８の装置として、共通メモリはデータ処理
部とは異なる充電式電源に接続されているデータ処理装
置を構成したものである。
装置を含む第８の装置として、共通メモリはデータ処理
部とは異なる充電式電源に接続されているデータ処理装
置を構成したものである。
【００１３】第１のカードとして、複数のデータ処理部
と信号伝送路を介して接続され各データ処理部に共通の
データをリフレッシュ動作により記憶する共通メモリ
と、共通メモリに電力が供給されたときから一定時間が
経過したことを条件にタイマ信号を出力する電源タイマ
と、前記いずれかのデータ処理部から共通メモリにアク
セス信号が出力されているときに電源タイマからタイマ
信号が出力されていることを条件にのみアクセス実行許
可信号を信号伝送路へ出力するメモリアクセス制御部と
が同一の基板上に実装されているメモリカードを構成し
たものである。
と信号伝送路を介して接続され各データ処理部に共通の
データをリフレッシュ動作により記憶する共通メモリ
と、共通メモリに電力が供給されたときから一定時間が
経過したことを条件にタイマ信号を出力する電源タイマ
と、前記いずれかのデータ処理部から共通メモリにアク
セス信号が出力されているときに電源タイマからタイマ
信号が出力されていることを条件にのみアクセス実行許
可信号を信号伝送路へ出力するメモリアクセス制御部と
が同一の基板上に実装されているメモリカードを構成し
たものである。
【００１４】第２のカードとして、複数のデータ処理部
と信号伝送路を介して接続され各データ処理部に共通の
データをリフレッシュ動作により記憶する共通メモリ
と、リフレッシュ指令部から共通メモリにリフレッシュ
動作が指令されたときからリフレッシュ動作時間が経過
したことを条件にリフレッシュ動作完了信号を出力する
リフレッシュタイマと、前記いずれかのデータ処理部か
ら共通メモリにアクセス信号が出力されているときにリ
フレッシュタイマからリフレッシュ動作完了信号が出力
されていることを条件にのみアクセス実行許可信号を信
号伝送路へ出力するメモリアクセス制御部とが同一の基
板上に実装されているメモリカードを構成したものであ
る。
と信号伝送路を介して接続され各データ処理部に共通の
データをリフレッシュ動作により記憶する共通メモリ
と、リフレッシュ指令部から共通メモリにリフレッシュ
動作が指令されたときからリフレッシュ動作時間が経過
したことを条件にリフレッシュ動作完了信号を出力する
リフレッシュタイマと、前記いずれかのデータ処理部か
ら共通メモリにアクセス信号が出力されているときにリ
フレッシュタイマからリフレッシュ動作完了信号が出力
されていることを条件にのみアクセス実行許可信号を信
号伝送路へ出力するメモリアクセス制御部とが同一の基
板上に実装されているメモリカードを構成したものであ
る。
【００１５】第３のカードとして、複数のデータ処理部
と信号伝送路を介して接続され各データ処理部に共通の
データをリフレッシュ動作により記憶する共通メモリ
と、リフレッシュ指令部から共通メモリにリフレッシュ
動作が指令されたときからリフレッシュ動作時間が経過
したことを条件にリフレッシュ動作完了信号を出力する
リフレッシュタイマと、共通メモリに電力が供給された
ときから一定時間が経過したことを条件にタイマ信号を
出力する電源タイマと、前記いずれかのデータ処理部か
ら共通メモリにアクセス信号が出力されているときにリ
フレッシュタイマからリフレッシュ動作完了信号が出力
されていること及び電源タイマからタイマ信号が出力さ
れていることを条件にのみアクセス実行許可信号を信号
伝送路へ出力するメモリアクセス制御部とが同一の基板
上に実装されているメモリカードを構成したものであ
る。
と信号伝送路を介して接続され各データ処理部に共通の
データをリフレッシュ動作により記憶する共通メモリ
と、リフレッシュ指令部から共通メモリにリフレッシュ
動作が指令されたときからリフレッシュ動作時間が経過
したことを条件にリフレッシュ動作完了信号を出力する
リフレッシュタイマと、共通メモリに電力が供給された
ときから一定時間が経過したことを条件にタイマ信号を
出力する電源タイマと、前記いずれかのデータ処理部か
ら共通メモリにアクセス信号が出力されているときにリ
フレッシュタイマからリフレッシュ動作完了信号が出力
されていること及び電源タイマからタイマ信号が出力さ
れていることを条件にのみアクセス実行許可信号を信号
伝送路へ出力するメモリアクセス制御部とが同一の基板
上に実装されているメモリカードを構成したものであ
る。
【００１６】
【作用】前記した手段によれば、各データ処理部から共
通メモリへアクセス信号を出力すると、電源タイマから
タイマ信号が出力されているとき、あるいはリフレッシ
ュタイマからリフレッシュ動作完了信号が出力されてい
ることを条件に更にタイマ信号とリフレッシュ動作完了
信号が共に出力されていることを条件にメモリアクセス
制御部からアクセス実行許可信号が出力される。すなわ
ち、いずれかのデータ処理部から共通メモリへアクセス
が行なわれると、共通メモリの電源立ち上げ時には共通
メモリの初期化動作に伴なう動作時間が経過するまでア
クセスの実行が抑止され、また通常の動作時には共通メ
モリのリフレッシュ動作に伴なう時間が経過するまでア
クセスが抑止される。そして共通メモリがアクセス可能
状態となったときにのみ共通メモリへのアクセスが可能
となっている。このため各データ処理部はアクセス信号
を出力するだけで共通メモリの状態を判断することな
く、アクセス信号に応答したアクセス実行許可信号を受
けてデータの処理を実行することができる。従って各デ
ータ処理部の負担を軽減することができる。
通メモリへアクセス信号を出力すると、電源タイマから
タイマ信号が出力されているとき、あるいはリフレッシ
ュタイマからリフレッシュ動作完了信号が出力されてい
ることを条件に更にタイマ信号とリフレッシュ動作完了
信号が共に出力されていることを条件にメモリアクセス
制御部からアクセス実行許可信号が出力される。すなわ
ち、いずれかのデータ処理部から共通メモリへアクセス
が行なわれると、共通メモリの電源立ち上げ時には共通
メモリの初期化動作に伴なう動作時間が経過するまでア
クセスの実行が抑止され、また通常の動作時には共通メ
モリのリフレッシュ動作に伴なう時間が経過するまでア
クセスが抑止される。そして共通メモリがアクセス可能
状態となったときにのみ共通メモリへのアクセスが可能
となっている。このため各データ処理部はアクセス信号
を出力するだけで共通メモリの状態を判断することな
く、アクセス信号に応答したアクセス実行許可信号を受
けてデータの処理を実行することができる。従って各デ
ータ処理部の負担を軽減することができる。
【００１７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１において、データ処理装置は主データ処理
部としてのＣＰＵ１０と、副データ処理部としてのマス
タユニットＭＳ１〜ＭＳｎと、入出力ユニットＩＯ１〜
ＩＯｎと、レディ回路１２と共通メモリ１４を備えて構
成されており、各部がシステム共通バス１６を介して接
続されている。ＣＰＵ１０とマスタユニットＭＳ１〜Ｍ
Ｓｎには電源１８から電力が供給されており、レディ回
路１２と共通メモリ１４には電源２０からの電力が供給
されている。ＣＰＵ１０と各マスタユニットＭＳ１〜Ｍ
Ｓｎは共通メモリ１４をアクセスしてデータの処理を実
行するようになっている。そして共通メモリ１４をアク
セスする際は、アクセス信号としてリード／ライト信号
を出力し、このアクセス信号に応答したアクセス実行許
可信号をレディ回路１２から受けてデータの処理を実行
するようになっている。すなわち、ＣＰＵ１０と各マス
タユニットＭＳ１〜ＭＳｎは共通メモリ１４をアクセス
する際に、共通メモリ１４の動作状態を判断することな
く、共通メモリ１４にアクセス信号を出力するだけで、
このアクセス信号に応答したアクセス実行許可信号を受
けたことを条件にメモリからのデータを処理するように
なっている。
明する。図１において、データ処理装置は主データ処理
部としてのＣＰＵ１０と、副データ処理部としてのマス
タユニットＭＳ１〜ＭＳｎと、入出力ユニットＩＯ１〜
ＩＯｎと、レディ回路１２と共通メモリ１４を備えて構
成されており、各部がシステム共通バス１６を介して接
続されている。ＣＰＵ１０とマスタユニットＭＳ１〜Ｍ
Ｓｎには電源１８から電力が供給されており、レディ回
路１２と共通メモリ１４には電源２０からの電力が供給
されている。ＣＰＵ１０と各マスタユニットＭＳ１〜Ｍ
Ｓｎは共通メモリ１４をアクセスしてデータの処理を実
行するようになっている。そして共通メモリ１４をアク
セスする際は、アクセス信号としてリード／ライト信号
を出力し、このアクセス信号に応答したアクセス実行許
可信号をレディ回路１２から受けてデータの処理を実行
するようになっている。すなわち、ＣＰＵ１０と各マス
タユニットＭＳ１〜ＭＳｎは共通メモリ１４をアクセス
する際に、共通メモリ１４の動作状態を判断することな
く、共通メモリ１４にアクセス信号を出力するだけで、
このアクセス信号に応答したアクセス実行許可信号を受
けたことを条件にメモリからのデータを処理するように
なっている。
【００１８】レディ回路１２は、図２に示されるよう
に、電源タイマ２２、リフレッシュタイマ２４、ＮＡＮ
Ｄゲート２６，２８、フリップフロップ３０，３２を備
えており、ＮＡＮＤゲート２６の入力側がＲＡＳ信号線
３４とＣＡＳ信号線３６に接続され、ＮＡＮＤゲート２
８の出力側がＲＤＹ信号線４４に接続されている。電源
タイマ２２は、図３に示されるように、電源２０が投入
されたあと、共通メモリ１４の初期動作に要する時間と
して必要な一定時間、例えばダミーサイクルが８回以上
実行できる時間が経過したときにタイマ信号Ｔ１を出力
するようになっている。 一方、リフレッシュタイマ２
４は、図４に示されるように、ＲＡＳ信号のパルスタイ
ムｔＲＡＳと共通メモリ１４のプリチャージに要するプ
リチャージタイムｔＲＰを含むリフレッシュサイクルタ
イムｔＲＣがリフレッシュ動作時間として設定されてお
り、ＲＡＳ信号線３４のレベルがローレベルになったと
きからリフレッシュ動作時間が経過したことを条件にリ
フレッシュ動作完了信号Ｔ２を出力するようになってい
る。
に、電源タイマ２２、リフレッシュタイマ２４、ＮＡＮ
Ｄゲート２６，２８、フリップフロップ３０，３２を備
えており、ＮＡＮＤゲート２６の入力側がＲＡＳ信号線
３４とＣＡＳ信号線３６に接続され、ＮＡＮＤゲート２
８の出力側がＲＤＹ信号線４４に接続されている。電源
タイマ２２は、図３に示されるように、電源２０が投入
されたあと、共通メモリ１４の初期動作に要する時間と
して必要な一定時間、例えばダミーサイクルが８回以上
実行できる時間が経過したときにタイマ信号Ｔ１を出力
するようになっている。 一方、リフレッシュタイマ２
４は、図４に示されるように、ＲＡＳ信号のパルスタイ
ムｔＲＡＳと共通メモリ１４のプリチャージに要するプ
リチャージタイムｔＲＰを含むリフレッシュサイクルタ
イムｔＲＣがリフレッシュ動作時間として設定されてお
り、ＲＡＳ信号線３４のレベルがローレベルになったと
きからリフレッシュ動作時間が経過したことを条件にリ
フレッシュ動作完了信号Ｔ２を出力するようになってい
る。
【００１９】フリップフロップ３２はタイマ信号Ｔ１に
よってセットされ、ハイレベルの制御信号Ｃ１を出力す
るようになっている。フリップフロップ３０はＣＡＳ信
号線３６のレベルがローレベルになったときにセットさ
れハイレベルの制御信号Ｃ２を出力するようになってい
る。またフリップフロップ３０はＲＡＳ信号線３４のレ
ベルがローレベルにありかつＣＡＳ信号線３６がハイレ
ベルにあるときにリセットされ、リセット時にはローレ
ベルの制御信号Ｃ２を出力するようになっている。ＮＡ
ＮＤゲート２８は、リード／ライト信号線４０からアク
セス信号を受けると共にフリップフロップ３０，３２か
ら制御信号Ｃ１，Ｃ２を受け、各信号線のレベルがハイ
レベルにあるときにのみＲＤＹ信号線４４へローレベル
のアクセス実行許可信号を出力するようになっている。
すなわちレディ回路１２はメモリアクセス制御部として
構成されており、ＮＡＮＤゲート２８の出力レベルがハ
イレベルにあるときにはアクセスの実行が抑止され、出
力レベルがローレベルになったときにのみアクセスの実
行が有効となるようになっている。
よってセットされ、ハイレベルの制御信号Ｃ１を出力す
るようになっている。フリップフロップ３０はＣＡＳ信
号線３６のレベルがローレベルになったときにセットさ
れハイレベルの制御信号Ｃ２を出力するようになってい
る。またフリップフロップ３０はＲＡＳ信号線３４のレ
ベルがローレベルにありかつＣＡＳ信号線３６がハイレ
ベルにあるときにリセットされ、リセット時にはローレ
ベルの制御信号Ｃ２を出力するようになっている。ＮＡ
ＮＤゲート２８は、リード／ライト信号線４０からアク
セス信号を受けると共にフリップフロップ３０，３２か
ら制御信号Ｃ１，Ｃ２を受け、各信号線のレベルがハイ
レベルにあるときにのみＲＤＹ信号線４４へローレベル
のアクセス実行許可信号を出力するようになっている。
すなわちレディ回路１２はメモリアクセス制御部として
構成されており、ＮＡＮＤゲート２８の出力レベルがハ
イレベルにあるときにはアクセスの実行が抑止され、出
力レベルがローレベルになったときにのみアクセスの実
行が有効となるようになっている。
【００２０】共通メモリ１４は複数のＤＲＡＭ１４−１
〜１４−ｎを備えており、各ＤＲＡＭがＲＡＳ信号線３
４、ＣＡＳ信号線３６、アドレス信号線３８、リード／
ライト信号線４０、データ信号線４２に接続されてい
る。
〜１４−ｎを備えており、各ＤＲＡＭがＲＡＳ信号線３
４、ＣＡＳ信号線３６、アドレス信号線３８、リード／
ライト信号線４０、データ信号線４２に接続されてい
る。
【００２１】次に、本実施例の動作を図３のタイムチャ
ートに従って説明する。まず、電源１８が投入されてい
る状態で電源２０が投入されたときの動作について説明
する。電源２０が投入されるとフリップフロップ３０，
３２のＤ端子がハイレベルになると共に電源タイマ２２
が起動する。このとき共通メモリ１４の各ＤＲＡＭがそ
れぞれ初期動作を開始する。このときＣＰＵ１０または
マスタユニットＭＳ１〜ＭＳｎから共通メモリ１４へア
クセスがあっても、ＮＡＮＤゲート２８の出力レベルは
ハイレベルにあるため、メモリ１４へのアクセスは抑止
された状態にある。そして電源２０が投入されてから一
定時間ｔが経過すると電源タイマ２２からハイレベルの
タイマ信号Ｔ１が出力されフリップフロップ３２がセッ
トされる。一方、フリップフロップ３０は、例えばマス
タユニットＭＳ１から共通メモリ１４をアクセスするた
めにＲＡＳ信号線３４がローレベルになったあとＣＡＳ
信号線３６がローレベルになるとセットされ、ハイレベ
ルの制御信号Ｃ２を出力することになる。更にＣＡＳ信
号線３６がローレベルになったときからリフレッシュ動
作時間Ｔｒｃが経過したときにもセットされ、制御信号
Ｃ２をハイレベルのままに維持するようになっている。
そしてフリップフロップ３０，３２が共にセットされ制
御信号Ｃ１，Ｃ２が共にハイレベルになった時点でＮＡ
ＮＤゲート２８の出力レベルがローレベルとなりアクセ
スの実行が有効となる。すなわち、マスタユニットＭＳ
１から共通メモリ１４へアクセスされても、ＮＡＮＤゲ
ート２８のレベルがハイレベルにあるときにはアクセス
が抑止され、ＮＡＮＤゲート２８の出力レベルがローレ
ベルになったときからアクセスの実行が有効となる。そ
してアクセスの実行が有効となると、ＲＡＳ信号によっ
て共通メモリ１４の行アドレスが指定され、ＣＡＳ信号
によって行アドレスが指定され、指定のデータがデータ
信号線４２からマスタユニットＭＳ１へ出力されること
になる。
ートに従って説明する。まず、電源１８が投入されてい
る状態で電源２０が投入されたときの動作について説明
する。電源２０が投入されるとフリップフロップ３０，
３２のＤ端子がハイレベルになると共に電源タイマ２２
が起動する。このとき共通メモリ１４の各ＤＲＡＭがそ
れぞれ初期動作を開始する。このときＣＰＵ１０または
マスタユニットＭＳ１〜ＭＳｎから共通メモリ１４へア
クセスがあっても、ＮＡＮＤゲート２８の出力レベルは
ハイレベルにあるため、メモリ１４へのアクセスは抑止
された状態にある。そして電源２０が投入されてから一
定時間ｔが経過すると電源タイマ２２からハイレベルの
タイマ信号Ｔ１が出力されフリップフロップ３２がセッ
トされる。一方、フリップフロップ３０は、例えばマス
タユニットＭＳ１から共通メモリ１４をアクセスするた
めにＲＡＳ信号線３４がローレベルになったあとＣＡＳ
信号線３６がローレベルになるとセットされ、ハイレベ
ルの制御信号Ｃ２を出力することになる。更にＣＡＳ信
号線３６がローレベルになったときからリフレッシュ動
作時間Ｔｒｃが経過したときにもセットされ、制御信号
Ｃ２をハイレベルのままに維持するようになっている。
そしてフリップフロップ３０，３２が共にセットされ制
御信号Ｃ１，Ｃ２が共にハイレベルになった時点でＮＡ
ＮＤゲート２８の出力レベルがローレベルとなりアクセ
スの実行が有効となる。すなわち、マスタユニットＭＳ
１から共通メモリ１４へアクセスされても、ＮＡＮＤゲ
ート２８のレベルがハイレベルにあるときにはアクセス
が抑止され、ＮＡＮＤゲート２８の出力レベルがローレ
ベルになったときからアクセスの実行が有効となる。そ
してアクセスの実行が有効となると、ＲＡＳ信号によっ
て共通メモリ１４の行アドレスが指定され、ＣＡＳ信号
によって行アドレスが指定され、指定のデータがデータ
信号線４２からマスタユニットＭＳ１へ出力されること
になる。
【００２２】次に、共通メモリ１４が通常の動作を行な
っているときに、例えばマスタユニットＭＳ１から共通
メモリ１４へリード要求があった場合、フリップフロッ
プ３０はＲＡＳ信号によって一度リセットされるが、Ｃ
ＡＳ信号によって再びセットされフリップフロップ３０
からはハイレベルの制御信号Ｃ２が出力される。そして
制御信号Ｃ２がハイレベルになった時点からＮＡＮＤゲ
ート２８の出力レベルがローレベルとなりマスタユニッ
トＭＳ１のアクセスの実行が有効となり、共通メモリ１
４のデータがマスタユニットＭＳ１へ出力されることに
なる。
っているときに、例えばマスタユニットＭＳ１から共通
メモリ１４へリード要求があった場合、フリップフロッ
プ３０はＲＡＳ信号によって一度リセットされるが、Ｃ
ＡＳ信号によって再びセットされフリップフロップ３０
からはハイレベルの制御信号Ｃ２が出力される。そして
制御信号Ｃ２がハイレベルになった時点からＮＡＮＤゲ
ート２８の出力レベルがローレベルとなりマスタユニッ
トＭＳ１のアクセスの実行が有効となり、共通メモリ１
４のデータがマスタユニットＭＳ１へ出力されることに
なる。
【００２３】次に、共通メモリ１４がリフレッシ動作を
行なっているときにマスタユニットＭＳ１から共通メモ
リ１４がアクセスされた場合の動作を説明する。共通メ
モリ１４はＣＡＳ信号線３６がハイレベルにあるときに
ＲＡＳ信号線３４がローレベルになったことを条件にリ
フレッシュ動作が行なわれるようになっている。このた
めＣＰＵ１０から出力されるＲＡＳのレベルがローレベ
ルとなるとフリップフロップ３０がリセットされ制御信
号Ｃ２はローレベルとなる。このときＲＡＳ信号がロー
レベルになったことを条件にリフレッシュタイマ２４が
起動する。このときマスタユニットＭＳ１から共通メモ
リ１４へリードアクセスが行なわれても、ＮＡＮＤゲー
ト２８のレベルがローレベルとなるまでアクセスの実行
が抑止される。そして共通メモリ１４のリフレッシュ動
作が行なわれ、共通メモリ１４のリフレッシュ動作が終
了すると、リフレッシュタイマ２４からハイレベルのリ
フレッシュ動作完了信号が出力される。これによりフリ
ップフロップ３０がセットされ制御信号Ｃ２のレベルが
ハイレベルとなる。これによりＮＡＮＤゲート２８のレ
ベルがローレベルとなりマスタユニットＭＳ１のアクセ
スの実行が有効となる。
行なっているときにマスタユニットＭＳ１から共通メモ
リ１４がアクセスされた場合の動作を説明する。共通メ
モリ１４はＣＡＳ信号線３６がハイレベルにあるときに
ＲＡＳ信号線３４がローレベルになったことを条件にリ
フレッシュ動作が行なわれるようになっている。このた
めＣＰＵ１０から出力されるＲＡＳのレベルがローレベ
ルとなるとフリップフロップ３０がリセットされ制御信
号Ｃ２はローレベルとなる。このときＲＡＳ信号がロー
レベルになったことを条件にリフレッシュタイマ２４が
起動する。このときマスタユニットＭＳ１から共通メモ
リ１４へリードアクセスが行なわれても、ＮＡＮＤゲー
ト２８のレベルがローレベルとなるまでアクセスの実行
が抑止される。そして共通メモリ１４のリフレッシュ動
作が行なわれ、共通メモリ１４のリフレッシュ動作が終
了すると、リフレッシュタイマ２４からハイレベルのリ
フレッシュ動作完了信号が出力される。これによりフリ
ップフロップ３０がセットされ制御信号Ｃ２のレベルが
ハイレベルとなる。これによりＮＡＮＤゲート２８のレ
ベルがローレベルとなりマスタユニットＭＳ１のアクセ
スの実行が有効となる。
【００２４】このように、本実施例においては、ＣＰＵ
１０、マスタユニットＭＳ１〜ＭＳｎから共通メモリ１
４へアクセスする際、共通メモリ１４へアクセス信号を
出力すると共にこのアクセス信号に応答したアクセス実
行許可信号を受けて共通メモリ１４からのデータの処理
を実行することができる。すなわち共通メモリ１４をア
クセスするのに共通メモリ１４の動作状態を判断するこ
となくアクセスを実行することができ、ＣＰＵ１０、マ
スタユニットＭＳ１〜ＭＳｎの負担を軽減することがで
きると共に、共通バス１６内に設ける信号線の数を少な
くすることができる。なお、電源２０として、充電式バ
ッテリを用いることもできる。
１０、マスタユニットＭＳ１〜ＭＳｎから共通メモリ１
４へアクセスする際、共通メモリ１４へアクセス信号を
出力すると共にこのアクセス信号に応答したアクセス実
行許可信号を受けて共通メモリ１４からのデータの処理
を実行することができる。すなわち共通メモリ１４をア
クセスするのに共通メモリ１４の動作状態を判断するこ
となくアクセスを実行することができ、ＣＰＵ１０、マ
スタユニットＭＳ１〜ＭＳｎの負担を軽減することがで
きると共に、共通バス１６内に設ける信号線の数を少な
くすることができる。なお、電源２０として、充電式バ
ッテリを用いることもできる。
【００２５】また、前記実施例におけるデータ処理装置
のうちレディ回路１２と共通メモリ１４を共にガラスエ
ポキシ樹脂で構成されたプリント基板上に実装してユニ
ット化すると、このプリント基板をメモリカードとして
用いることができる。
のうちレディ回路１２と共通メモリ１４を共にガラスエ
ポキシ樹脂で構成されたプリント基板上に実装してユニ
ット化すると、このプリント基板をメモリカードとして
用いることができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
共通メモリの動作状態をタイマによって時間管理するよ
うにしたため、データ処理部から共通メモリへアクセス
する際に、データ処理部が共通メモリの動作状態を確認
することなくアクセスすることができ、データ処理部の
負担を軽減することができる。
共通メモリの動作状態をタイマによって時間管理するよ
うにしたため、データ処理部から共通メモリへアクセス
する際に、データ処理部が共通メモリの動作状態を確認
することなくアクセスすることができ、データ処理部の
負担を軽減することができる。
【図１】本発明の一実施例を示す全体構成図である。
【図２】レディ回路と共通メモリの具体的構成図であ
る。
る。
【図３】データ処理装置の作用を説明するためのタイム
チャートである。
チャートである。
【図４】リフレッシュタイマの動作を説明するための図
である。
である。
１０ ＣＰＵ １２ レディ回路 １４ 共通メモリ １６ システム共通バス １８，２０ 電源 ２２ 電源タイマ ２４ リフレッシュタイマ ２６，２８ ＮＡＮＤゲート ３０，３２ フリップフロップ
Claims (11)
- 【請求項１】 アクセス信号を出力すると共にこのアク
セス信号に応答したアクセス実行許可信号を受けてメモ
リからのデータを処理する複数のデータ処理部と、各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリに電力が供給されたときから一
定時間が経過したことを条件にタイマ信号を出力する電
源タイマと、前記いずれかのデータ処理部から共通メモ
リにアクセス信号が出力されているときに電源タイマか
らタイマ信号が出力されていることを条件にのみアクセ
ス実行許可信号を信号伝送路へ出力するメモリアクセス
制御部とを備えているデータ処理装置。 - 【請求項２】 アクセス信号を出力すると共にこのアク
セス信号に応答したアクセス実行許可信号を受けてメモ
リからのデータを処理する複数のデータ処理部と、各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリにリフレッシュ動作を指令する
リフレッシュ指令部と、リフレッシュ指令部から共通メ
モリにリフレッシュ動作が指令されたときからリフレッ
シュ動作時間が経過したことを条件にリフレッシュ動作
完了信号を出力するリフレッシュタイマと、前記いずれ
かのデータ処理部から共通メモリにアクセス信号が出力
されているときにリフレッシュタイマからリフレッシュ
動作完了信号が出力されていることを条件にのみアクセ
ス実行許可信号を信号伝送路へ出力するメモリアクセス
制御部とを備えているデータ処理装置。 - 【請求項３】 アクセス信号を出力すると共にこのアク
セス信号に応答したアクセス実行許可信号を受けてメモ
リからのデータを処理する複数のデータ処理部と、各デ
ータ処理部と信号伝送路を介して接続され各データ処理
部に共通のデータをリフレッシュ動作により記憶する共
通メモリと、共通メモリにリフレッシュ動作を指令する
リフレッシュ指令部と、リフレッシュ指令部から共通メ
モリにリフレッシュ動作が指令されたときからリフレッ
シュ動作時間が経過したことを条件にリフレッシュ動作
完了信号を出力するリフレッシュタイマと、共通メモリ
に電力が供給されたときから一定時間が経過したことを
条件にタイマ信号を出力する電源タイマと、前記いずれ
かのデータ処理部から共通メモリにアクセス信号が出力
されているときにリフレッシュタイマからリフレッシュ
動作完了信号が出力されていること及び電源タイマから
タイマ信号が出力されていることを条件にのみアクセス
実行許可信号を信号伝送路へ出力するメモリアクセス制
御部とを備えているデータ処理装置。 - 【請求項４】 アクセス信号を出力すると共にこのアク
セス信号に応答したアクセス実行許可信号を受けてメモ
リからのデータを処理する主データ処理部と、アクセス
信号を出力すると共にこのアクセス信号に応答したアク
セス実行許可信号を受けてメモリからのデータを処理す
る複数の副データ処理部と、前記各データ処理部と信号
伝送路を介して接続され各データ処理部に共通のデータ
をリフレッシュ動作により記憶する共通メモリと、共通
メモリに電力が供給されたときから一定時間が経過した
ことを条件にタイマ信号を出力する電源タイマと、前記
いずれかのデータ処理部から共通メモリにアクセス信号
が出力されているときに電源タイマからタイマ信号が出
力されていることを条件にのみアクセス実行許可信号を
信号伝送路へ出力するメモリアクセス制御部とを備えて
いるデータ処理装置。 - 【請求項５】 アクセス信号を出力すると共にこのアク
セス信号に応答したアクセス実行許可信号を受けてメモ
リからのデータを処理する主データ処理部と、アクセス
信号を出力すると共にこのアクセス信号に応答したアク
セス実行許可信号を受けてメモリからのデータを処理す
る複数の副データ処理部と、前記各データ処理部と信号
伝送路を介して接続され各データ処理部に共通のデータ
をリフレッシュ動作により記憶する共通メモリと、共通
メモリにリフレッシュ動作を指令するリフレッシュ指令
部と、リフレッシュ指令部から共通メモリにリフレッシ
ュ動作が指令されたときからリフレッシュ動作時間が経
過したことを条件にリフレッシュ動作完了信号を出力す
るリフレッシュタイマと、前記いずれかのデータ処理部
から共通メモリにアクセス信号が出力されているときに
リフレッシュタイマからリフレッシュ動作完了信号が出
力されていることを条件にのみアクセス実行許可信号を
信号伝送路へ出力するメモリアクセス制御部とを備えて
いるデータ処理装置。 - 【請求項６】 アクセス信号を出力すると共にこのアク
セス信号に応答したアクセス実行許可信号を受けてメモ
リからのデータを処理する主データ処理部と、アクセス
信号を出力すると共にこのアクセス信号に応答したアク
セス実行許可信号を受けてメモリからのデータを処理す
る複数の副データ処理部と、前記各データ処理部と信号
伝送路を介して接続され各データ処理部に共通のデータ
をリフレッシュ動作により記憶する共通メモリと、共通
メモリにリフレッシュ動作を指令するリフレッシュ指令
部と、リフレッシュ指令部から共通メモリにリフレッシ
ュ動作が指令されたときからリフレッシュ動作時間が経
過したことを条件にリフレッシュ動作完了信号を出力す
るリフレッシュタイマと、共通メモリに電力が供給され
たときから一定時間が経過したことを条件にタイマ信号
を出力する電源タイマと、前記いずれかのデータ処理部
から共通メモリにアクセス信号が出力されているときに
リフレッシュタイマからリフレッシュ動作完了信号が出
力されていること及び電源タイマからタイマ信号が出力
されていることを条件にのみアクセス実行許可信号を信
号伝送路へ出力するメモリアクセス制御部とを備えてい
るデータ処理装置。 - 【請求項７】 共通メモリはデータ処理部とは異なる電
源に接続されている請求項１、２、３、４、５または６
記載のデータ処理装置。 - 【請求項８】 共通メモリはデータ処理部とは異なる充
電式電源に接続されている請求項１、２、３、４、５ま
たは６記載のデータ処理装置。 - 【請求項９】 複数のデータ処理部と信号伝送路を介し
て接続され各データ処理部に共通のデータをリフレッシ
ュ動作により記憶する共通メモリと、共通メモリに電力
が供給されたときから一定時間が経過したことを条件に
タイマ信号を出力する電源タイマと、前記いずれかのデ
ータ処理部から共通メモリにアクセス信号が出力されて
いるときに電源タイマからタイマ信号が出力されている
ことを条件にのみアクセス実行許可信号を信号伝送路へ
出力するメモリアクセス制御部とが同一の基板上に実装
されているメモリカード。 - 【請求項１０】 複数のデータ処理部と信号伝送路を介
して接続され各データ処理部に共通のデータをリフレッ
シュ動作により記憶する共通メモリと、リフレッシュ指
令部から共通メモリにリフレッシュ動作が指令されたと
きからリフレッシュ動作時間が経過したことを条件にリ
フレッシュ動作完了信号を出力するリフレッシュタイマ
と、前記いずれかのデータ処理部から共通メモリにアク
セス信号が出力されているときにリフレッシュタイマか
らリフレッシュ動作完了信号が出力されていることを条
件にのみアクセス実行許可信号を信号伝送路へ出力する
メモリアクセス制御部とが同一の基板上に実装されてい
るメモリカード。 - 【請求項１１】 複数のデータ処理部と信号伝送路を介
して接続され各データ処理部に共通のデータをリフレッ
シュ動作により記憶する共通メモリと、リフレッシュ指
令部から共通メモリにリフレッシュ動作が指令されたと
きからリフレッシュ動作時間が経過したことを条件にリ
フレッシュ動作完了信号を出力するリフレッシュタイマ
と、共通メモリに電力が供給されたときから一定時間が
経過したことを条件にタイマ信号を出力する電源タイマ
と、前記いずれかのデータ処理部から共通メモリにアク
セス信号が出力されているときにリフレッシュタイマか
らリフレッシュ動作完了信号が出力されていること及び
電源タイマからタイマ信号が出力されていることを条件
にのみアクセス実行許可信号を信号伝送路へ出力するメ
モリアクセス制御部とが同一の基板上に実装されている
メモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097869A JPH05298880A (ja) | 1992-04-17 | 1992-04-17 | データ処理装置とメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097869A JPH05298880A (ja) | 1992-04-17 | 1992-04-17 | データ処理装置とメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298880A true JPH05298880A (ja) | 1993-11-12 |
Family
ID=14203755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097869A Pending JPH05298880A (ja) | 1992-04-17 | 1992-04-17 | データ処理装置とメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441601B1 (ko) * | 2001-10-19 | 2004-07-23 | 삼성전자주식회사 | 메모리 카드, 디지털 기기 및 메모리 카드와 디지털 기기사이의 데이터 인터페이스 방법 |
-
1992
- 1992-04-17 JP JP4097869A patent/JPH05298880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441601B1 (ko) * | 2001-10-19 | 2004-07-23 | 삼성전자주식회사 | 메모리 카드, 디지털 기기 및 메모리 카드와 디지털 기기사이의 데이터 인터페이스 방법 |
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