JPH0636558A - Ｄｒａｍのリフレッシュ方法 - Google Patents
Ｄｒａｍのリフレッシュ方法Info
- Publication number
- JPH0636558A JPH0636558A JP4191785A JP19178592A JPH0636558A JP H0636558 A JPH0636558 A JP H0636558A JP 4191785 A JP4191785 A JP 4191785A JP 19178592 A JP19178592 A JP 19178592A JP H0636558 A JPH0636558 A JP H0636558A
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- Japan
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- dram
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- cpu
- cycle
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Abstract
(57)【要約】
【目的】 回路構成が簡素でかつ処理効率の高いダイナ
ミックメモリのリフレッシュ方式を提供する。 【構成】 外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行（リトライ）するモードとを機
能として備えたプロセッサを用い、ＤＲＡＭのリフレッ
シュ要求をＣＰＵのＤＲＡＭアクセス時のリトライ・モ
ード・バス・エラー応答に擬制し、ＤＲＡＭに対するア
クセスの１回目（例外処理モード）をそのままリフレッ
シュ・サイクルとさせる。
ミックメモリのリフレッシュ方式を提供する。 【構成】 外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行（リトライ）するモードとを機
能として備えたプロセッサを用い、ＤＲＡＭのリフレッ
シュ要求をＣＰＵのＤＲＡＭアクセス時のリトライ・モ
ード・バス・エラー応答に擬制し、ＤＲＡＭに対するア
クセスの１回目（例外処理モード）をそのままリフレッ
シュ・サイクルとさせる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ・コンピュー
タ等に用いられるダイナミック・メモリ（ＤＲＡＭ）の
リフレッシュ制御方式に関する。
タ等に用いられるダイナミック・メモリ（ＤＲＡＭ）の
リフレッシュ制御方式に関する。
【０００２】
【従来の技術】従来、マイクロ・コンピュータ等に使わ
れるＤＲＡＭは周期的にそのリフレッシュサイクルを起
動制御する必要があり、当然リフレッシュ用制御回路が
ＤＲＡＭインターフェースロジックの中に含まれる形と
なっている。
れるＤＲＡＭは周期的にそのリフレッシュサイクルを起
動制御する必要があり、当然リフレッシュ用制御回路が
ＤＲＡＭインターフェースロジックの中に含まれる形と
なっている。
【０００３】このリフレッシュ方式にはＲＡＳオンリ・
リフレッシュおよびＣＡＳビフォアＲＡＳリフレッシュ
等がある。
リフレッシュおよびＣＡＳビフォアＲＡＳリフレッシュ
等がある。
【０００４】リフレッシュ用アドレス・カウンタが不要
であるＣＡＳビフォアＲＡＳリフレッシュ方式において
は、図３の機能ブロック図に示されるように、ＣＰＵ
１、アドレスデコード回路２、アクセス調停回路８、Ｄ
ＲＡＭアレイ３を備え、通常はＣＰＵ１からのアクセス
要求時には、アドレスデコード回路２及びアクセス調停
回路８を通じてＤＲＡＭアレイ３にアクセスがなされる
構成となっている。
であるＣＡＳビフォアＲＡＳリフレッシュ方式において
は、図３の機能ブロック図に示されるように、ＣＰＵ
１、アドレスデコード回路２、アクセス調停回路８、Ｄ
ＲＡＭアレイ３を備え、通常はＣＰＵ１からのアクセス
要求時には、アドレスデコード回路２及びアクセス調停
回路８を通じてＤＲＡＭアレイ３にアクセスがなされる
構成となっている。
【０００５】また、リフレッシュタイマ６よりリフレッ
シュ要求がなされると、アクセス調停回路８からＣＰＵ
１にＣＰＵＷＡＩＴがかかってＣＰＵ１はＷＡＩＴ状態
となるとともに、アクセス調停回路８よりリフレッシュ
サイクル生成回路７にリフレッシュ許可信号がだされ、
ＲＡＳ、ＣＡＳ生成回路５を通じてＤＲＡＭアレイ３の
リフレッシュがなされる。
シュ要求がなされると、アクセス調停回路８からＣＰＵ
１にＣＰＵＷＡＩＴがかかってＣＰＵ１はＷＡＩＴ状態
となるとともに、アクセス調停回路８よりリフレッシュ
サイクル生成回路７にリフレッシュ許可信号がだされ、
ＲＡＳ、ＣＡＳ生成回路５を通じてＤＲＡＭアレイ３の
リフレッシュがなされる。
【０００６】上記リフレッシュが終了すると、ＣＰＵＷ
ＡＩＴが解除され、ＣＰＵ１からＤＲＡＭアレイ３への
アクセスが可能となる。
ＡＩＴが解除され、ＣＰＵ１からＤＲＡＭアレイ３への
アクセスが可能となる。
【０００７】ＲＡＳオンリ・リフレッシュ方式ではこれ
にさらにアドレス・カウンタおよびアドレスマルチプレ
クサが必要となる。
にさらにアドレス・カウンタおよびアドレスマルチプレ
クサが必要となる。
【０００８】一般に、ＣＰＵのＤＲＡＭアクセス要求発
生と一定周期のリフレッシュ要求発生とは非周期であ
り、両者間のアクセス調停回路およびリフレッシュ・サ
イクルを独自に生成するリフレッシュ・サイクル生成回
路が必要となる。
生と一定周期のリフレッシュ要求発生とは非周期であ
り、両者間のアクセス調停回路およびリフレッシュ・サ
イクルを独自に生成するリフレッシュ・サイクル生成回
路が必要となる。
【０００９】またリフレッシュ・サイクル継続中はアク
セス中のＣＰＵがアクセス調停回路からの非周期なウエ
イト信号ＣＰＵＷＡＩＴにより、そのアクセスの開始も
しくは終了を待たされる形となる。
セス中のＣＰＵがアクセス調停回路からの非周期なウエ
イト信号ＣＰＵＷＡＩＴにより、そのアクセスの開始も
しくは終了を待たされる形となる。
【００１０】
【発明が解決しようとする課題】しかし、上記従来のリ
フレッシュ方式においてはＣＰＵアクセスとリフレッシ
ュ要求の発生が互いに非同期であることから、これらの
調停回路の回路量が多くなる。特にメモリの構成が２ポ
ート・アクセスの場合、さらに複雑となる。
フレッシュ方式においてはＣＰＵアクセスとリフレッシ
ュ要求の発生が互いに非同期であることから、これらの
調停回路の回路量が多くなる。特にメモリの構成が２ポ
ート・アクセスの場合、さらに複雑となる。
【００１１】また、リフレッシュ・サイクルの生成回路
も独自に設けなければならず、図３の機能ブロックと併
せ、回路量が大である。
も独自に設けなければならず、図３の機能ブロックと併
せ、回路量が大である。
【００１２】更に、ＣＰＵのＤＲＡＭに対するアクセス
に非同期要素が生まれ。ＤＲＡＭインタフェース回路を
簡略化する上で、支障となる場合がある。
に非同期要素が生まれ。ＤＲＡＭインタフェース回路を
簡略化する上で、支障となる場合がある。
【００１３】本発明は上記背景の下になされたものであ
り、回路構成が簡素でかつ処理効率の高いダイナミック
メモリのリフレッシュ方式を提供することを目的とす
る。
り、回路構成が簡素でかつ処理効率の高いダイナミック
メモリのリフレッシュ方式を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明はＤＲＡＭへのアクセス中にバスエラー要求
信号をうけて、例外処理となる第１の処理と、当該バス
サイクルを再実行する第２の処理とをこの順に実行する
プロセッサを用い、所定のデータ書き込み制御方式を用
いてＤＲＡＭのリフレッシュを行う方法であって、リフ
レッシュ処理時に該リフレッシュ要求信号を前記バスエ
ラー要求信号に擬制し、当該擬制サイクルの第１処理に
て前記ＤＲＡＭのリフレッシュを行うようにしたことを
特徴とする。
め、本発明はＤＲＡＭへのアクセス中にバスエラー要求
信号をうけて、例外処理となる第１の処理と、当該バス
サイクルを再実行する第２の処理とをこの順に実行する
プロセッサを用い、所定のデータ書き込み制御方式を用
いてＤＲＡＭのリフレッシュを行う方法であって、リフ
レッシュ処理時に該リフレッシュ要求信号を前記バスエ
ラー要求信号に擬制し、当該擬制サイクルの第１処理に
て前記ＤＲＡＭのリフレッシュを行うようにしたことを
特徴とする。
【００１５】また、上記ＤＲＡＭのリフレッシュ方法に
おいて、前記データ書き込み制御方式はＣＡＳビフォア
ＲＡＳ方式であることを特徴とする方法も提供される。
おいて、前記データ書き込み制御方式はＣＡＳビフォア
ＲＡＳ方式であることを特徴とする方法も提供される。
【００１６】
【作用】マイクロ・コンピュータ等に使われるプロセッ
サの中には外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行（リトライ）するモードとを機
能として備えたものがある。
サの中には外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行（リトライ）するモードとを機
能として備えたものがある。
【００１７】本発明においては上記のプロセッサを用
い、ＤＲＡＭのリフレッシュ要求をＣＰＵのＤＲＡＭア
クセス時のリトライ・モード・バス・エラー応答に擬制
し、ＤＲＡＭに対するアクセスの１回目（例外処理モー
ド）をそのままリフレッシュ・サイクルとさせる。この
際、リトライ時の２回目アクセスが本来のＤＲＡＭに対
するＣＰＵアクセスとする。
い、ＤＲＡＭのリフレッシュ要求をＣＰＵのＤＲＡＭア
クセス時のリトライ・モード・バス・エラー応答に擬制
し、ＤＲＡＭに対するアクセスの１回目（例外処理モー
ド）をそのままリフレッシュ・サイクルとさせる。この
際、リトライ時の２回目アクセスが本来のＤＲＡＭに対
するＣＰＵアクセスとする。
【００１８】リフレッシュ要求がないとき、あるいはリ
フレッシュ終了直後のバスサイクル以降ではＣＰＵに対
するバス・エラーはその本来の意味にしたがって外部監
視回路により生成され、ＣＰＵはその時のモード（リト
ライあるいは例外処理）設定に応じた動作をする。
フレッシュ終了直後のバスサイクル以降ではＣＰＵに対
するバス・エラーはその本来の意味にしたがって外部監
視回路により生成され、ＣＰＵはその時のモード（リト
ライあるいは例外処理）設定に応じた動作をする。
【００１９】
【実施例】本実施例においては、外部アクセス時にバス
・エラー応答があった場合、トラップ等の例外処理が起
動されるモードと当該バス・サイクルを再実行（リトラ
イ）するモードとを機能として備えたＣＰＵを用いてＤ
ＲＡＭのリフレッシュを行った。
・エラー応答があった場合、トラップ等の例外処理が起
動されるモードと当該バス・サイクルを再実行（リトラ
イ）するモードとを機能として備えたＣＰＵを用いてＤ
ＲＡＭのリフレッシュを行った。
【００２０】本実施例に係るリフレッシュ方法の機能ブ
ロックを図１に、またその動作チャートを図２に示す。
尚、この実施例は図３と同様にＣＡＳビフォアＲＡＳリ
フレッシュ方式を想定したものであり、図１における図
３との共通部には同符号を付けている。
ロックを図１に、またその動作チャートを図２に示す。
尚、この実施例は図３と同様にＣＡＳビフォアＲＡＳリ
フレッシュ方式を想定したものであり、図１における図
３との共通部には同符号を付けている。
【００２１】本実施例に係るリフレッシュ方法において
は、図１の機能ブロック図に示されるようにＣＰＵ１、
アドレスデコード回路２、ＤＲＡＭアレイ３を備え、通
常はＣＰＵ１からのアクセス要求時には、アドレスデコ
ード回路２を通じて直接ＤＲＡＭアレイ３にアクセスが
なされる構成となっている。
は、図１の機能ブロック図に示されるようにＣＰＵ１、
アドレスデコード回路２、ＤＲＡＭアレイ３を備え、通
常はＣＰＵ１からのアクセス要求時には、アドレスデコ
ード回路２を通じて直接ＤＲＡＭアレイ３にアクセスが
なされる構成となっている。
【００２２】また、リフレッシュタイマ６よりリフレッ
シュ要求がなされると、ＣＰＵサイクル同期回路４にて
はリフレッシュ要求後の最初のＤＲＡＭ選択時にバスエ
ラー及びリトライモードが立ち上がり、例外処理として
ＤＲＡＭのリフレッシュが行われる。その次のＤＲＡＭ
アクセス時（リトライ時）には本来のＤＲＡＭへのアク
セスが行われる。
シュ要求がなされると、ＣＰＵサイクル同期回路４にて
はリフレッシュ要求後の最初のＤＲＡＭ選択時にバスエ
ラー及びリトライモードが立ち上がり、例外処理として
ＤＲＡＭのリフレッシュが行われる。その次のＤＲＡＭ
アクセス時（リトライ時）には本来のＤＲＡＭへのアク
セスが行われる。
【００２３】従ってこの方式を採ることにより、ＣＰＵ
の本来のバス・エラー監視機能が何ら損われることがな
い。また、外部においてＣＰＵアクセスとリフレッシュ
要求との非周期要素の調停を取る必要もなくなるため、
ＣＰＵのＤＲＡＭへのアクセスのバス・サイクルを同期
式としてタイミングを固定することが可能となる。
の本来のバス・エラー監視機能が何ら損われることがな
い。また、外部においてＣＰＵアクセスとリフレッシュ
要求との非周期要素の調停を取る必要もなくなるため、
ＣＰＵのＤＲＡＭへのアクセスのバス・サイクルを同期
式としてタイミングを固定することが可能となる。
【００２４】このＤＲＡＭアクセス・サイクルがそのま
まリフレッシュ・サイクル時にもタイミング制御用とし
て使われるので、図３に示されるような従来方式におけ
るアクセス調停回路及びリフレッシュ・サイクル生成回
路が実質的に不要となり、かつＤＲＡＭに対するＣＰＵ
からのアクセス要求とリフレッシュ要求との非周期調停
機能をＤＲＡＭインタフェース回路で持つ必要がなくな
る。
まリフレッシュ・サイクル時にもタイミング制御用とし
て使われるので、図３に示されるような従来方式におけ
るアクセス調停回路及びリフレッシュ・サイクル生成回
路が実質的に不要となり、かつＤＲＡＭに対するＣＰＵ
からのアクセス要求とリフレッシュ要求との非周期調停
機能をＤＲＡＭインタフェース回路で持つ必要がなくな
る。
【００２５】また、上記のようにリフレッシュ要求はバ
ス・エラー・リトライ機能を持つＣＰＵに疑似的なバス
・エラーとして入力され、そのリトライ・サイクルを含
む２回のＤＲＡＭアクセス・サイクルの内１つをリフレ
ッシュ・サイクルとして制御されている。
ス・エラー・リトライ機能を持つＣＰＵに疑似的なバス
・エラーとして入力され、そのリトライ・サイクルを含
む２回のＤＲＡＭアクセス・サイクルの内１つをリフレ
ッシュ・サイクルとして制御されている。
【００２６】従って、リフレッシュ・サイクルを含むＣ
ＰＵによるＤＲＡＭアクセスは全て素子等のタイミング
仕様に見合った完全周期制御方式とすることが可能であ
り、リフレッシュ・サイクル自体もこの固定化されたタ
イミングを利用できるため、リフレッシュ・サイクル生
成回路部の削減もしくは簡略化が可能である。
ＰＵによるＤＲＡＭアクセスは全て素子等のタイミング
仕様に見合った完全周期制御方式とすることが可能であ
り、リフレッシュ・サイクル自体もこの固定化されたタ
イミングを利用できるため、リフレッシュ・サイクル生
成回路部の削減もしくは簡略化が可能である。
【００２７】更に、上記のようにリフレッシュ・サイク
ル実行をＣＰＵのバス・エラー応答時におけるリトライ
付加サイクルを利用して行っているが、リフレッシュ・
サイクル以外ではこのバス・エラーを本来の機能である
異常応答信号（メモリ・パリティ・エラー等）として使
用可能である。
ル実行をＣＰＵのバス・エラー応答時におけるリトライ
付加サイクルを利用して行っているが、リフレッシュ・
サイクル以外ではこのバス・エラーを本来の機能である
異常応答信号（メモリ・パリティ・エラー等）として使
用可能である。
【００２８】
【発明の効果】本発明は上記のように構成されているの
で、以下の効果を奏する。
で、以下の効果を奏する。
【００２９】（１）従来の技術では必要不可欠であった
ＤＲＡＭインタフェース回路中のリフレッシュ要求との
調停回路が不要となる。
ＤＲＡＭインタフェース回路中のリフレッシュ要求との
調停回路が不要となる。
【００３０】（２）ＣＰＵのＤＲＡＭアクセスを完全周
期式にすることが可能であり、リフレッシュ・サイクル
生成回路の削減をはじめ、ＤＲＡＭ制御回路全体が簡略
化される。なお、リフレッシュ・サイクルもその基本タ
イミングとしてＣＰＵアクセス・サイクルを使用するこ
とができる。
期式にすることが可能であり、リフレッシュ・サイクル
生成回路の削減をはじめ、ＤＲＡＭ制御回路全体が簡略
化される。なお、リフレッシュ・サイクルもその基本タ
イミングとしてＣＰＵアクセス・サイクルを使用するこ
とができる。
【００３１】（３）ＤＲＡＭが２ポート・メモリ構成で
ある場合、リフレッシュ要求を含めその調停回路はさら
に複雑になるが、本方式によればシングルポート時と同
様、リフレッシュ要求をどちらかのポートに同期させる
方法により容易に実現が可能である。
ある場合、リフレッシュ要求を含めその調停回路はさら
に複雑になるが、本方式によればシングルポート時と同
様、リフレッシュ要求をどちらかのポートに同期させる
方法により容易に実現が可能である。
【００３２】（４）ＲＡＳ，ＣＡＳ生成回路の内容によ
り、ＲＡＳオンリ・リフレッシュ，ＣＡＳビフォアＲＡ
Ｓリフレッシュあるいはヒデュン・リフレッシュの内、
最適なリフレッシュ方式を選択可能である。またリフレ
ッシュ・サイクル以外のアクセス・サイクルではバス・
エラー信号は、本来の機能である異常応答通知用に使用
可能である。
り、ＲＡＳオンリ・リフレッシュ，ＣＡＳビフォアＲＡ
Ｓリフレッシュあるいはヒデュン・リフレッシュの内、
最適なリフレッシュ方式を選択可能である。またリフレ
ッシュ・サイクル以外のアクセス・サイクルではバス・
エラー信号は、本来の機能である異常応答通知用に使用
可能である。
【００３３】（５）ＤＲＡＭへのアクセス開始前に必要
な、電源投入後のダミーサイクルは初期化プログラムの
中でのＤＲＡＭエリアに対するダミーリード等の実行に
より実現可能である。
な、電源投入後のダミーサイクルは初期化プログラムの
中でのＤＲＡＭエリアに対するダミーリード等の実行に
より実現可能である。
【図１】本発明の一実施例に係るリフレッシュ方法の機
能ブロック図
能ブロック図
【図２】本発明の一実施例に係る動作チャート
【図３】従来例に係るリフレッシュ方法の機能ブロック
図
図
１…ＣＰＵ ２…アドレスデコード回路 ３…ＤＲＡＭアレイ ４…ＣＰＵサイクル同期回路 ５…ＲＡＳ、ＣＡＳ生成回路 ６…リフレッシュタイマ
Claims (2)
- 【請求項１】 ＤＲＡＭへのアクセス中にバスエラー要
求信号をうけて、例外処理となる第１の処理と、当該バ
スサイクルを再実行する第２の処理とをこの順に実行す
るプロセッサを用い、所定のデータ書き込み制御方式を
用いてＤＲＡＭのリフレッシュを行う方法であって、 リフレッシュ処理時に該リフレッシュ要求信号を前記バ
スエラー要求信号に擬制し、当該擬制サイクルの第１処
理にて前記ＤＲＡＭのリフレッシュを行うようにしたこ
とを特徴とするＤＲＡＭのリフレッシュ方法。 - 【請求項２】 前記データ書き込み制御方式はＣＡＳビ
フォアＲＡＳ方式であることを特徴とする請求項１記載
のＤＲＡＭのリフレッシュ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191785A JPH0636558A (ja) | 1992-07-20 | 1992-07-20 | Ｄｒａｍのリフレッシュ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191785A JPH0636558A (ja) | 1992-07-20 | 1992-07-20 | Ｄｒａｍのリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636558A true JPH0636558A (ja) | 1994-02-10 |
Family
ID=16280505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191785A Pending JPH0636558A (ja) | 1992-07-20 | 1992-07-20 | Ｄｒａｍのリフレッシュ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9135184B2 (en) | 2013-12-12 | 2015-09-15 | International Business Machines Corporation | Load-through fault mechanism |
| US9311233B2 (en) | 2013-12-12 | 2016-04-12 | International Business Machines Corporation | Load-through fault mechanism |
-
1992
- 1992-07-20 JP JP4191785A patent/JPH0636558A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9135184B2 (en) | 2013-12-12 | 2015-09-15 | International Business Machines Corporation | Load-through fault mechanism |
| US9311233B2 (en) | 2013-12-12 | 2016-04-12 | International Business Machines Corporation | Load-through fault mechanism |
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