JPH0636558A - Dramのリフレッシュ方法 - Google Patents
Dramのリフレッシュ方法Info
- Publication number
- JPH0636558A JPH0636558A JP4191785A JP19178592A JPH0636558A JP H0636558 A JPH0636558 A JP H0636558A JP 4191785 A JP4191785 A JP 4191785A JP 19178592 A JP19178592 A JP 19178592A JP H0636558 A JPH0636558 A JP H0636558A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- dram
- access
- cpu
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dram (AREA)
Abstract
(57)【要約】
【目的】 回路構成が簡素でかつ処理効率の高いダイナ
ミックメモリのリフレッシュ方式を提供する。 【構成】 外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行(リトライ)するモードとを機
能として備えたプロセッサを用い、DRAMのリフレッ
シュ要求をCPUのDRAMアクセス時のリトライ・モ
ード・バス・エラー応答に擬制し、DRAMに対するア
クセスの1回目(例外処理モード)をそのままリフレッ
シュ・サイクルとさせる。
ミックメモリのリフレッシュ方式を提供する。 【構成】 外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行(リトライ)するモードとを機
能として備えたプロセッサを用い、DRAMのリフレッ
シュ要求をCPUのDRAMアクセス時のリトライ・モ
ード・バス・エラー応答に擬制し、DRAMに対するア
クセスの1回目(例外処理モード)をそのままリフレッ
シュ・サイクルとさせる。
Description
【0001】
【産業上の利用分野】本発明は、マイクロ・コンピュー
タ等に用いられるダイナミック・メモリ(DRAM)の
リフレッシュ制御方式に関する。
タ等に用いられるダイナミック・メモリ(DRAM)の
リフレッシュ制御方式に関する。
【0002】
【従来の技術】従来、マイクロ・コンピュータ等に使わ
れるDRAMは周期的にそのリフレッシュサイクルを起
動制御する必要があり、当然リフレッシュ用制御回路が
DRAMインターフェースロジックの中に含まれる形と
なっている。
れるDRAMは周期的にそのリフレッシュサイクルを起
動制御する必要があり、当然リフレッシュ用制御回路が
DRAMインターフェースロジックの中に含まれる形と
なっている。
【0003】このリフレッシュ方式にはRASオンリ・
リフレッシュおよびCASビフォアRASリフレッシュ
等がある。
リフレッシュおよびCASビフォアRASリフレッシュ
等がある。
【0004】リフレッシュ用アドレス・カウンタが不要
であるCASビフォアRASリフレッシュ方式において
は、図3の機能ブロック図に示されるように、CPU
1、アドレスデコード回路2、アクセス調停回路8、D
RAMアレイ3を備え、通常はCPU1からのアクセス
要求時には、アドレスデコード回路2及びアクセス調停
回路8を通じてDRAMアレイ3にアクセスがなされる
構成となっている。
であるCASビフォアRASリフレッシュ方式において
は、図3の機能ブロック図に示されるように、CPU
1、アドレスデコード回路2、アクセス調停回路8、D
RAMアレイ3を備え、通常はCPU1からのアクセス
要求時には、アドレスデコード回路2及びアクセス調停
回路8を通じてDRAMアレイ3にアクセスがなされる
構成となっている。
【0005】また、リフレッシュタイマ6よりリフレッ
シュ要求がなされると、アクセス調停回路8からCPU
1にCPUWAITがかかってCPU1はWAIT状態
となるとともに、アクセス調停回路8よりリフレッシュ
サイクル生成回路7にリフレッシュ許可信号がだされ、
RAS、CAS生成回路5を通じてDRAMアレイ3の
リフレッシュがなされる。
シュ要求がなされると、アクセス調停回路8からCPU
1にCPUWAITがかかってCPU1はWAIT状態
となるとともに、アクセス調停回路8よりリフレッシュ
サイクル生成回路7にリフレッシュ許可信号がだされ、
RAS、CAS生成回路5を通じてDRAMアレイ3の
リフレッシュがなされる。
【0006】上記リフレッシュが終了すると、CPUW
AITが解除され、CPU1からDRAMアレイ3への
アクセスが可能となる。
AITが解除され、CPU1からDRAMアレイ3への
アクセスが可能となる。
【0007】RASオンリ・リフレッシュ方式ではこれ
にさらにアドレス・カウンタおよびアドレスマルチプレ
クサが必要となる。
にさらにアドレス・カウンタおよびアドレスマルチプレ
クサが必要となる。
【0008】一般に、CPUのDRAMアクセス要求発
生と一定周期のリフレッシュ要求発生とは非周期であ
り、両者間のアクセス調停回路およびリフレッシュ・サ
イクルを独自に生成するリフレッシュ・サイクル生成回
路が必要となる。
生と一定周期のリフレッシュ要求発生とは非周期であ
り、両者間のアクセス調停回路およびリフレッシュ・サ
イクルを独自に生成するリフレッシュ・サイクル生成回
路が必要となる。
【0009】またリフレッシュ・サイクル継続中はアク
セス中のCPUがアクセス調停回路からの非周期なウエ
イト信号CPUWAITにより、そのアクセスの開始も
しくは終了を待たされる形となる。
セス中のCPUがアクセス調停回路からの非周期なウエ
イト信号CPUWAITにより、そのアクセスの開始も
しくは終了を待たされる形となる。
【0010】
【発明が解決しようとする課題】しかし、上記従来のリ
フレッシュ方式においてはCPUアクセスとリフレッシ
ュ要求の発生が互いに非同期であることから、これらの
調停回路の回路量が多くなる。特にメモリの構成が2ポ
ート・アクセスの場合、さらに複雑となる。
フレッシュ方式においてはCPUアクセスとリフレッシ
ュ要求の発生が互いに非同期であることから、これらの
調停回路の回路量が多くなる。特にメモリの構成が2ポ
ート・アクセスの場合、さらに複雑となる。
【0011】また、リフレッシュ・サイクルの生成回路
も独自に設けなければならず、図3の機能ブロックと併
せ、回路量が大である。
も独自に設けなければならず、図3の機能ブロックと併
せ、回路量が大である。
【0012】更に、CPUのDRAMに対するアクセス
に非同期要素が生まれ。DRAMインタフェース回路を
簡略化する上で、支障となる場合がある。
に非同期要素が生まれ。DRAMインタフェース回路を
簡略化する上で、支障となる場合がある。
【0013】本発明は上記背景の下になされたものであ
り、回路構成が簡素でかつ処理効率の高いダイナミック
メモリのリフレッシュ方式を提供することを目的とす
る。
り、回路構成が簡素でかつ処理効率の高いダイナミック
メモリのリフレッシュ方式を提供することを目的とす
る。
【0014】
【課題を解決するための手段】上記課題を解決するた
め、本発明はDRAMへのアクセス中にバスエラー要求
信号をうけて、例外処理となる第1の処理と、当該バス
サイクルを再実行する第2の処理とをこの順に実行する
プロセッサを用い、所定のデータ書き込み制御方式を用
いてDRAMのリフレッシュを行う方法であって、リフ
レッシュ処理時に該リフレッシュ要求信号を前記バスエ
ラー要求信号に擬制し、当該擬制サイクルの第1処理に
て前記DRAMのリフレッシュを行うようにしたことを
特徴とする。
め、本発明はDRAMへのアクセス中にバスエラー要求
信号をうけて、例外処理となる第1の処理と、当該バス
サイクルを再実行する第2の処理とをこの順に実行する
プロセッサを用い、所定のデータ書き込み制御方式を用
いてDRAMのリフレッシュを行う方法であって、リフ
レッシュ処理時に該リフレッシュ要求信号を前記バスエ
ラー要求信号に擬制し、当該擬制サイクルの第1処理に
て前記DRAMのリフレッシュを行うようにしたことを
特徴とする。
【0015】また、上記DRAMのリフレッシュ方法に
おいて、前記データ書き込み制御方式はCASビフォア
RAS方式であることを特徴とする方法も提供される。
おいて、前記データ書き込み制御方式はCASビフォア
RAS方式であることを特徴とする方法も提供される。
【0016】
【作用】マイクロ・コンピュータ等に使われるプロセッ
サの中には外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行(リトライ)するモードとを機
能として備えたものがある。
サの中には外部アクセス時にバス・エラー応答があった
場合、トラップ等の例外処理が起動されるモードと当該
バス・サイクルを再実行(リトライ)するモードとを機
能として備えたものがある。
【0017】本発明においては上記のプロセッサを用
い、DRAMのリフレッシュ要求をCPUのDRAMア
クセス時のリトライ・モード・バス・エラー応答に擬制
し、DRAMに対するアクセスの1回目(例外処理モー
ド)をそのままリフレッシュ・サイクルとさせる。この
際、リトライ時の2回目アクセスが本来のDRAMに対
するCPUアクセスとする。
い、DRAMのリフレッシュ要求をCPUのDRAMア
クセス時のリトライ・モード・バス・エラー応答に擬制
し、DRAMに対するアクセスの1回目(例外処理モー
ド)をそのままリフレッシュ・サイクルとさせる。この
際、リトライ時の2回目アクセスが本来のDRAMに対
するCPUアクセスとする。
【0018】リフレッシュ要求がないとき、あるいはリ
フレッシュ終了直後のバスサイクル以降ではCPUに対
するバス・エラーはその本来の意味にしたがって外部監
視回路により生成され、CPUはその時のモード(リト
ライあるいは例外処理)設定に応じた動作をする。
フレッシュ終了直後のバスサイクル以降ではCPUに対
するバス・エラーはその本来の意味にしたがって外部監
視回路により生成され、CPUはその時のモード(リト
ライあるいは例外処理)設定に応じた動作をする。
【0019】
【実施例】本実施例においては、外部アクセス時にバス
・エラー応答があった場合、トラップ等の例外処理が起
動されるモードと当該バス・サイクルを再実行(リトラ
イ)するモードとを機能として備えたCPUを用いてD
RAMのリフレッシュを行った。
・エラー応答があった場合、トラップ等の例外処理が起
動されるモードと当該バス・サイクルを再実行(リトラ
イ)するモードとを機能として備えたCPUを用いてD
RAMのリフレッシュを行った。
【0020】本実施例に係るリフレッシュ方法の機能ブ
ロックを図1に、またその動作チャートを図2に示す。
尚、この実施例は図3と同様にCASビフォアRASリ
フレッシュ方式を想定したものであり、図1における図
3との共通部には同符号を付けている。
ロックを図1に、またその動作チャートを図2に示す。
尚、この実施例は図3と同様にCASビフォアRASリ
フレッシュ方式を想定したものであり、図1における図
3との共通部には同符号を付けている。
【0021】本実施例に係るリフレッシュ方法において
は、図1の機能ブロック図に示されるようにCPU1、
アドレスデコード回路2、DRAMアレイ3を備え、通
常はCPU1からのアクセス要求時には、アドレスデコ
ード回路2を通じて直接DRAMアレイ3にアクセスが
なされる構成となっている。
は、図1の機能ブロック図に示されるようにCPU1、
アドレスデコード回路2、DRAMアレイ3を備え、通
常はCPU1からのアクセス要求時には、アドレスデコ
ード回路2を通じて直接DRAMアレイ3にアクセスが
なされる構成となっている。
【0022】また、リフレッシュタイマ6よりリフレッ
シュ要求がなされると、CPUサイクル同期回路4にて
はリフレッシュ要求後の最初のDRAM選択時にバスエ
ラー及びリトライモードが立ち上がり、例外処理として
DRAMのリフレッシュが行われる。その次のDRAM
アクセス時(リトライ時)には本来のDRAMへのアク
セスが行われる。
シュ要求がなされると、CPUサイクル同期回路4にて
はリフレッシュ要求後の最初のDRAM選択時にバスエ
ラー及びリトライモードが立ち上がり、例外処理として
DRAMのリフレッシュが行われる。その次のDRAM
アクセス時(リトライ時)には本来のDRAMへのアク
セスが行われる。
【0023】従ってこの方式を採ることにより、CPU
の本来のバス・エラー監視機能が何ら損われることがな
い。また、外部においてCPUアクセスとリフレッシュ
要求との非周期要素の調停を取る必要もなくなるため、
CPUのDRAMへのアクセスのバス・サイクルを同期
式としてタイミングを固定することが可能となる。
の本来のバス・エラー監視機能が何ら損われることがな
い。また、外部においてCPUアクセスとリフレッシュ
要求との非周期要素の調停を取る必要もなくなるため、
CPUのDRAMへのアクセスのバス・サイクルを同期
式としてタイミングを固定することが可能となる。
【0024】このDRAMアクセス・サイクルがそのま
まリフレッシュ・サイクル時にもタイミング制御用とし
て使われるので、図3に示されるような従来方式におけ
るアクセス調停回路及びリフレッシュ・サイクル生成回
路が実質的に不要となり、かつDRAMに対するCPU
からのアクセス要求とリフレッシュ要求との非周期調停
機能をDRAMインタフェース回路で持つ必要がなくな
る。
まリフレッシュ・サイクル時にもタイミング制御用とし
て使われるので、図3に示されるような従来方式におけ
るアクセス調停回路及びリフレッシュ・サイクル生成回
路が実質的に不要となり、かつDRAMに対するCPU
からのアクセス要求とリフレッシュ要求との非周期調停
機能をDRAMインタフェース回路で持つ必要がなくな
る。
【0025】また、上記のようにリフレッシュ要求はバ
ス・エラー・リトライ機能を持つCPUに疑似的なバス
・エラーとして入力され、そのリトライ・サイクルを含
む2回のDRAMアクセス・サイクルの内1つをリフレ
ッシュ・サイクルとして制御されている。
ス・エラー・リトライ機能を持つCPUに疑似的なバス
・エラーとして入力され、そのリトライ・サイクルを含
む2回のDRAMアクセス・サイクルの内1つをリフレ
ッシュ・サイクルとして制御されている。
【0026】従って、リフレッシュ・サイクルを含むC
PUによるDRAMアクセスは全て素子等のタイミング
仕様に見合った完全周期制御方式とすることが可能であ
り、リフレッシュ・サイクル自体もこの固定化されたタ
イミングを利用できるため、リフレッシュ・サイクル生
成回路部の削減もしくは簡略化が可能である。
PUによるDRAMアクセスは全て素子等のタイミング
仕様に見合った完全周期制御方式とすることが可能であ
り、リフレッシュ・サイクル自体もこの固定化されたタ
イミングを利用できるため、リフレッシュ・サイクル生
成回路部の削減もしくは簡略化が可能である。
【0027】更に、上記のようにリフレッシュ・サイク
ル実行をCPUのバス・エラー応答時におけるリトライ
付加サイクルを利用して行っているが、リフレッシュ・
サイクル以外ではこのバス・エラーを本来の機能である
異常応答信号(メモリ・パリティ・エラー等)として使
用可能である。
ル実行をCPUのバス・エラー応答時におけるリトライ
付加サイクルを利用して行っているが、リフレッシュ・
サイクル以外ではこのバス・エラーを本来の機能である
異常応答信号(メモリ・パリティ・エラー等)として使
用可能である。
【0028】
【発明の効果】本発明は上記のように構成されているの
で、以下の効果を奏する。
で、以下の効果を奏する。
【0029】(1)従来の技術では必要不可欠であった
DRAMインタフェース回路中のリフレッシュ要求との
調停回路が不要となる。
DRAMインタフェース回路中のリフレッシュ要求との
調停回路が不要となる。
【0030】(2)CPUのDRAMアクセスを完全周
期式にすることが可能であり、リフレッシュ・サイクル
生成回路の削減をはじめ、DRAM制御回路全体が簡略
化される。なお、リフレッシュ・サイクルもその基本タ
イミングとしてCPUアクセス・サイクルを使用するこ
とができる。
期式にすることが可能であり、リフレッシュ・サイクル
生成回路の削減をはじめ、DRAM制御回路全体が簡略
化される。なお、リフレッシュ・サイクルもその基本タ
イミングとしてCPUアクセス・サイクルを使用するこ
とができる。
【0031】(3)DRAMが2ポート・メモリ構成で
ある場合、リフレッシュ要求を含めその調停回路はさら
に複雑になるが、本方式によればシングルポート時と同
様、リフレッシュ要求をどちらかのポートに同期させる
方法により容易に実現が可能である。
ある場合、リフレッシュ要求を含めその調停回路はさら
に複雑になるが、本方式によればシングルポート時と同
様、リフレッシュ要求をどちらかのポートに同期させる
方法により容易に実現が可能である。
【0032】(4)RAS,CAS生成回路の内容によ
り、RASオンリ・リフレッシュ,CASビフォアRA
Sリフレッシュあるいはヒデュン・リフレッシュの内、
最適なリフレッシュ方式を選択可能である。またリフレ
ッシュ・サイクル以外のアクセス・サイクルではバス・
エラー信号は、本来の機能である異常応答通知用に使用
可能である。
り、RASオンリ・リフレッシュ,CASビフォアRA
Sリフレッシュあるいはヒデュン・リフレッシュの内、
最適なリフレッシュ方式を選択可能である。またリフレ
ッシュ・サイクル以外のアクセス・サイクルではバス・
エラー信号は、本来の機能である異常応答通知用に使用
可能である。
【0033】(5)DRAMへのアクセス開始前に必要
な、電源投入後のダミーサイクルは初期化プログラムの
中でのDRAMエリアに対するダミーリード等の実行に
より実現可能である。
な、電源投入後のダミーサイクルは初期化プログラムの
中でのDRAMエリアに対するダミーリード等の実行に
より実現可能である。
【図1】本発明の一実施例に係るリフレッシュ方法の機
能ブロック図
能ブロック図
【図2】本発明の一実施例に係る動作チャート
【図3】従来例に係るリフレッシュ方法の機能ブロック
図
図
1…CPU 2…アドレスデコード回路 3…DRAMアレイ 4…CPUサイクル同期回路 5…RAS、CAS生成回路 6…リフレッシュタイマ
Claims (2)
- 【請求項1】 DRAMへのアクセス中にバスエラー要
求信号をうけて、例外処理となる第1の処理と、当該バ
スサイクルを再実行する第2の処理とをこの順に実行す
るプロセッサを用い、所定のデータ書き込み制御方式を
用いてDRAMのリフレッシュを行う方法であって、 リフレッシュ処理時に該リフレッシュ要求信号を前記バ
スエラー要求信号に擬制し、当該擬制サイクルの第1処
理にて前記DRAMのリフレッシュを行うようにしたこ
とを特徴とするDRAMのリフレッシュ方法。 - 【請求項2】 前記データ書き込み制御方式はCASビ
フォアRAS方式であることを特徴とする請求項1記載
のDRAMのリフレッシュ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4191785A JPH0636558A (ja) | 1992-07-20 | 1992-07-20 | Dramのリフレッシュ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4191785A JPH0636558A (ja) | 1992-07-20 | 1992-07-20 | Dramのリフレッシュ方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0636558A true JPH0636558A (ja) | 1994-02-10 |
Family
ID=16280505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4191785A Pending JPH0636558A (ja) | 1992-07-20 | 1992-07-20 | Dramのリフレッシュ方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0636558A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9135184B2 (en) | 2013-12-12 | 2015-09-15 | International Business Machines Corporation | Load-through fault mechanism |
US9311233B2 (en) | 2013-12-12 | 2016-04-12 | International Business Machines Corporation | Load-through fault mechanism |
-
1992
- 1992-07-20 JP JP4191785A patent/JPH0636558A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9135184B2 (en) | 2013-12-12 | 2015-09-15 | International Business Machines Corporation | Load-through fault mechanism |
US9311233B2 (en) | 2013-12-12 | 2016-04-12 | International Business Machines Corporation | Load-through fault mechanism |
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