JPH0423145A - Ｒｉｓｃプロセッサのメモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）　　一実施例の説明（第２図乃至第４図）（ｂ）
　　他の実施例の説明 発明の効果 〔概要〕 ＲＩＳＣプロセッサがメモリを連続アクセスするための
メモリアクセス制御回路に関し、ＲＩＳＣプロセッサの
連続アクセスにおいて、リクエスト信号をメモリアクセ
ス毎にネゲートすることを目的とし、 ＲＩＳＣプロセッサからのリクエスト信号を受け、メモ
リをアクセス制御するＲＴＳＣプロセッサのメモリアク
セス制御回路において、該リクエスト信号をゲート信号
によりネゲートするリクエストゲート回路と、該ゲート
されたリクエスト信号を遅延し、該遅延した信号に基づ
いてアクセスサイクル毎に該ゲート信号を生成する制御
信号作成回路と、該ネゲートされたリクエスト信号に基
づいてメモリアクセス信号を発生するメモリアクセス回
路とを有する。

〔産業上の利用分野〕

本発明は、ＲＩＳＣプロセッサがメモリを連続アクセス
するためのメモリアクセス制御回路に関する。

近年の情報処理システムへの高速化の要求に伴いＲＩ　
Ｓ　Ｃ（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓ
ｅｔ　Ｃｏｍｐｕｔｅｒ）プロセッサが提供されている
。

ＲＩＳＣプロセッサは、従来のＣＩ　Ｓ　Ｏ（ＣｏＩＩ
ｐｔｅｘ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐ
ｕｔｅｒ）プロセッサに比し、命令セットの数を限り、
１マシンサイクルで１命令を実行して、データ処理速度
を高速化する。

このため、ＲＩ　Ｓ　Ｃプロセッサでは必要な制御信号
が連続アクセスではアサートされ続け、そのためのメモ
リアクセス制御技術が必要となる。

〔従来の技術］ ＲＩＳＣプロセッサがＳＲＡＭやＤＲＡＭ、ＳＲＡＭと
ＤＲＡＭの組合せたＶＲＡＭ等のメモリをアクセスする
場合に、データリクエスト又はインストラクションリク
エストを発生する。

一般に、ｃｉｓｃプロセッサでは、データリクエスト、
インストラクションリクエストは、ｌメモリサイクル毎
にネゲートされる。

ところが、ＲＩＳＣプロセッサは、１マシアサイクルｌ
実行であり、インストラクションを４ワド先読みするた
め、メモリを連続アクセスすることが多く、この場合、
前述のリクエストは連続アクセス中アサートされ続ける
こととなるものがある。

例えば、＾ｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅ
ｓ社の２９０００　ＲＩＳＣＭＰＵでは、連続アクセス
中、リクエストはアサ−トされ続ける。

〔発明が解決しようとする課題〕

しかしながら、従来技術では、次のような問題があった
。

■　連続アクセス中リクエストがアサートされ続けるた
め、メモリのニブル機能を利用して、Ｉアドレスで連続
するアドレスをリード／ライトする場合には差し支えな
いが、メモリアドレス毎にＲＡＳ、ＣＡＳが発生できず
、アドレスが異なる場合には、連続アクセスができない
。

■　メモリアクセス毎にネゲートされないので、メモリ
アクセス毎にデータエラー検出するデータエラー検出回
路やデータ転送のバイト数カウンタ等も汎用のものを使
用できず、特別のものを作製する必要がある。

従って、本発明は、ＲＩＳＣプロセッサの連続アクセス
において、リクエスト信号をアクセス毎にネゲートする
ことのできるＲＩＳＣブロセ・アサのメモリアクセス制
御回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、ＲＩＳＣプロセッサ１
からのリクエスト信号を受け、メモリ２をアクセス制御
する［＋ＳＣプロセッサのメモリアクセス制御回路にお
いて、該リクエスト信号をゲート信号によりネゲートす
るリクエストゲート回路４ｂと、該ゲートされたリクエ
スト信号を遅延し、該遅延した信号に基づいてアクセス
サイクル毎に該ゲート信号を生成する制御信号作成回路
４ａと、該ネゲートされたリクエスト信号に基づいてメ
モリアクセス信号を発生ずるメモリアクセス回路４ｃと
を有するものである。

〔作用〕 本発明では、リクエスト信号によってアクセスサイクル
毎にゲート信号を作成し、このゲート信号によってリク
エスト信号をネゲートするので、連続アクセス時のアサ
ートされ続けるリクエスト信号をメモリアクセス毎にネ
ゲートして、メモリアクセス回路４Ｃへ入力できる。

このため、メモリアクセス回路４Ｃでは、連続アクセス
であっても単一アクセスと同一の動作で、ＲＡＳ、ＣＡ
Ｓを発生でき、アドレスが異なってもメモリの連続アク
セスが可能となる。

又、このネゲートされたリクエスト信号によってデータ
エラー検出回路や転送バイト数カウンタも従来と同様に
動作でき、汎用のものを使用できる。

〔実施例〕

（ａ）　　一実施例の説明 第２図は本発明の一実施例ブロック図である。

図中、第１図で示したものと同一のものは、同一の記号
で示してあり、３ａはアドレスバス、３ｂはデータバス
である。

４はメモリアクセス制御回路であり、データリクエスト
信号＊ＤＲＥＱＧからデータリクエストカット信号ＤＲ
ＥＱ　　ＣＵＴと、データレディ信号＊ＤＲＤＹを作成
する制御信号作成回路４ａと、ＲＩＳＣプロセッサ１か
らのデータリクエスト信号＊ＤＲＥＱをデータリクエス
トカット信号ＤＲＥＱ　　ＣＵＴでカットするリクエス
トゲート回路４ｂと、データリクエストとＤＲＡＭ２の
リフレッシュとを調停するアービトレーション回路４ｄ
と、データリクエスト信号とＲＩＳＣプロセッサ１のリ
ード信号により、ローアドレスストローブ＊ＥＡＳ、カ
ラムアドレスストローブ＊ＣＡＳ、アウトイネーブル＊
ＯＥ、ライトイネーブル水ＷＥをＤＲＡＭ２へ発生し、
アドレスするメモリアドレス回路４ｃと、アドレスバス
３ａのアドレスをデコードしてメモリセレクト信号ＭＥ
ＭＳＥＬを発生するデコーダ４ｅと、アドレスバス３ａ
上のアドレスをローアドレスとカラムアドレスに分けて
ＤＲＡＭ２に出力するマルチプレクサ４「とを有してい
る。

第３図は第２図の詳細回路図であり、第２図のメモリア
クセス制御回路４の要部を示しである。

図中、第２図で示したものと同一のものは、同一の記号
で示しである。

リクエストゲート回路４ｂは、ＲＩＳＣプロセンサＩか
らのデータリクエスト信号＊ＤＲＥＱと、後述するデー
タリクエストカット信号Ｄ　ＲＥ　ＱＣｔＪＴとを反転
してアンドをとり、その結果を反転したネゲートされた
データリクエスト信号＊ＤＲＥＱＧを出力するアンドゲ
ート４０と、データリクエスト信号＊ＤＲＥＱＣと、後
述するりクエスト許可信号＊ｌＤＲＥＱ　　ＯＫとを反
転して、アンドをとり、許可済データリクエスト信号を
出力するアンドゲート４１とを有する。

アービトレーション回路４ｄはアンドゲートで構成され
、反転リフレッシュ許可信号＊　ＲＥ　ＦＯＫと、メモ
リセレクト信号ＭＥＭＳＥＬと、ブタリクエスト信号＊
ＤＲＥＱＧを反転したもののアンドをとり、その結果を
許可済データリクエスト信号ｌＤＲＥＱ　　ＯＫとして
出力する。

即ち、メモリセレクトされており且つリフレッシュでな
い時に、許可済データリクエスト信号ＩＤＲｆミＱ　　
ＯＫが発生する。

メモリアクセス回路４Ｃは、許可済データリクエスト信
号ｌＤＲＥＱ　　ＯＫをシステムクロック５ＹＳＣＬＫ
により、１クロツタ分、２クロック分、３クロック分遅
延した遅延信号ＱＩ　Ｑ２、Ｑ３を作成するフリップフ
ロップ４６と、フリップフロップ４６の１クロック遅延
信号Ｑ１とリフレッシュＲＡＳ信号とのオアをとり、ロ
ーアドレスストローブ＊ＲＡＳを発生するオアゲート４
７ａと、フリップフロップ４６の２クロック遅延信号Ｑ
２とリフレッシュＣＡＳ信号とのオアをとり、カラムア
ドレスストローブ＊ＣＡＳを発生するオアゲート４７ｂ
とを有する。

更に、メモリアクセス回路４Ｃは、許可済デタリクエス
ト信号ｌＤＲＥＱ　　ＯＫと、リード信号ＲＥＡＤと、
フリップフロップ４６の２クロック遅延信号Ｑ２とのア
ンドをとり、アウトイネーブル信号＊ＯＥを発生するア
ンドゲート４８ａと、許可済データリクエスト信号ｒＤ
ＲＥＱ　　ＯＫと、ライト信号ＷＲｉＴＥ（反転リード
信号）と、フリップフロップ４６の３クロツク遅延信号
Ｑ３とのアンドをとり、ライトイネーブル信号＊ＷＥを
発生するアンドゲート４８ｂとを含んでいる。

制御信号作成回路４ａは、許可済データリクエスト信号
ｌＤＲＥＱ　　ＯＫとフリップフロップ４６の２クロツ
ク遅延信号Ｑ２とのアンドをとるアンドゲート４２と、
アントゲルト４２の出力をシステムクロック５ＹＳＣＬ
Ｋにより１クロツク分、２クロツク分、３クロツク分遅
延した遅延信号ＤＲＤＹＩ〜ＤＲＤＹ３を作成するフリ
ップフロップ４３と、フリ７ブフロフブ４３の１クロツ
ク、３クロツク遅延信号ＤＲＤＹＩ、ＤＲＤＹ３のアン
ドをとり、データリクエストカット信号Ｄ　ＲＥＱ　　
ＣＵＴを発生するアンドゲート４４と、フリップフロッ
プ４３の３クロツク遅延信号ＤＲＤＹ３を反転するイン
バータ４５ａと、インバータ４５ａの出力とフリップフ
ロップ４３の２クロツク遅延信号ＤＲＤＹ２とのアンド
をとり、反転出力をデータレディ＊ＤＲＤＹとして発生
するアンドゲート４５ｂとを有している。

第４図は本発明の一実施例タイムチャート図であり、連
続アクセスの状態を示している。

ＲＩＳＣプロセッサ１は、アクセスに際し、データリク
エスト信号＊ＤＲＥＱをローレベルアサトする。

これとともに、アドレスバス３ａにメモリアドレスを出
力し、ライトアクセスの場合は、リード信号ＲＥＡＤを
ローレベル（ライト指示）とし、データバス３ｂにライ
トデータを出力する。

■　データリクエスト信号＊ＤＲＥＱはアンドゲート４
０を通り、＊ＤＲＥＱＧとなり、アンドゲート（調停回
路）４ｄに入力する。

■　アンドゲート４ｄでは、デコーダ４ｅよりメモリセ
レクト信号ＭＥＭＳＥＬがハイレベルで、反転リフレッ
シュ信号＊ＲＥＦ　　ＯＫがハイレベルの時に、データ
リクエスト信号＊ＤＲＥＱＧを許可し、許可済データリ
クエスト信号ｌＤＲＥＱ０Ｋを発生する。

即ち、反転リフレッシュ信号＊ＲＥＦ　　ＯＫが口〜レ
ベルの時は、ＤＲＡＭ２のリフレッシュ中のため、アク
セスが禁止される。

■　この許可済データリクエスト信号ｌＤＲＥＱ　　Ｏ
Ｋはフリップフロップ４６に入力し、ｌクロツタ、２ク
ロツク、３クロツク遅延したプレイ信号Ｑ】、Ｑ２、Ｑ
３を発生する。

このプレイ信号Ｑ１によってオアゲート４７ａよりロー
アドレスストローブ＊ＲＡＳが発生し、プレイ信号Ｑ２
によってオアゲート４７ｂよりカラムアドレスストロー
ブ＊ＣＡＳが発生する。

■　一方、許可済データリクエスト信号＊ｌＤＲＥＱ　
　ＯＫは、アンドゲート４１でデータリクエスト信号＊
ＤＲＥＱＧとアンドがとられ、制御信号作成回路４ａに
入力する。

制御信号作成回路４ａでは、アンドゲート４２で、アン
ドゲート４１の出力と、フリップフロップ４Ｇの２クロ
ツク遅延信号Ｑ２とのアンドがとられ、その出力がフリ
ップフロップ４３が入力し、ｌクロツタ、２クロツク、
３クロック遅れの遅延信号Ｄ１でＤＹ１〜３を発生する
。

■　この遅延信号ＤＲＤＹ２．３によってアンドゲート
４５ｂよりデータレディ信号＊ＤＲＤＹが発生し、Ｒ１
，Ｓ　Ｃプロセッサ１ヘアクセスの応答として返される
。

■　又、遅延信号ＤＪ？ＤＹＩ、３によってアントゲ−
ト４４からデータリクエストカット信号ＤＲＥ　Ｑ　　
ＣＵ　Ｔが生成され、その間ゲート回路４ｂのアンドゲ
ート４０を閉じる。

従って、アサートされ続けるデータリクエスト信号＊Ｄ
ＲＥＱは、■メモリサイクル毎にカット信号Ｄ　ＲＥ　
Ｑ　　Ｃ［Ｊ　Ｔによってネゲートされる。

これによって、＊ＤＲＥＱＧは、アクセス毎にネゲート
され、アクセス毎にストローブ＊ＲＡＳ、＊ＣＡＳ、デ
ータレディ＊ＤＲＤＹを発生できる。

一方、アンドゲート４８ａからは、リード時、プレイ信
号Ｑ２のタイミングでアウトイネーブル＊ＯＥが、アン
ドゲート４８ｂからは、ライト時、プレイ信号Ｑ３のタ
イミングでライトイネーブル＊ＷＥが発行される。

このように、連続アクセス時にアサートされ続けるリク
エスト信号をメモリアクセス毎にネゲートし、連続アク
セスであっても、単一のアクセスと同一の動作でＲＡＳ
、ＣＡＳを発生でき、単一アクセス時にも同一の回路で
動作できる。

（ロ）他の実施例の説明 上述の実施例の他に、本発明は次のような変形が可能で
ある。

■　データリクエスト信号の例で説明したが、インスト
ラクションリクエスト信号の場合も同様であり、これに
も適用でき、両者に適用することもできる。

■　メモリをＤＲＡＭで説明したが、ＳＲＡＭ等であっ
てもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、次の効果を奏する
。

■　ＲＩＳＣプロセッサの連続メモリアクセス時のリク
エスト信号をメモリアクセス毎にネゲートするので、連
続アクセスであっても、単一アクセスと同一の動作で、
メモリアクセスに必要な制御信号を発生でき、アドレス
が異なっても、メモリの連続アクセスが可能となる。

■　ネゲートされたリクエスト信号によって、データエ
ラー検出回路や転送バイト数カウンタ等の周辺回路が従
来と同一の動作ができ、汎用のものを使用できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例ブロック図、第３図は本発明
の一実施例詳細回路図、第４図は本発明の一実施例タイ
ムチャーある。 図中、１−ＲＩ　Ｓ　Ｃプロセッサ、 ２−・・メモリ、 ト図で メ モリアクセス制御回路、 制御信号作成回路、 リクエストゲート回路、 メモリアクセス回路。

Claims (1)

1. 【特許請求の範囲】 ＲＩＳＣプロセッサ（１）からのリクエスト信号を受け
   、メモリ（２）をアクセス制御するＲＩＳＣプロセッサ
   のメモリアクセス制御回路において、 該リクエスト信号をゲート信号によりネゲートするリク
   エストゲート回路（４ｂ）と、 該ゲートされたリクエスト信号を遅延し、該遅延した信
   号に基づいてアクセスサイクル毎に該ゲート信号を生成
   する制御信号作成回路（４ａ）と、該ネゲートされたリ
   クエスト信号に基づいてメモリアクセス信号を発生する
   メモリアクセス回路（４ｃ）とを有することを 特徴とするＲＩＳＣプロセッサのメモリアクセス制御回
   路。