JPH01316847A - メモリインタフェース方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、音声信号処理などに使用されるディジタル信号
処理用しＳｌ　と外部メモリとのインタフエ−スに使用
されるメモリインタフェース方式に関し、 ディジタル信号処理用ＬＳＩ　と外部メモリとの間のデ
ータ転送時間を短くして、システムとしての処理速度の
向上を図ることを目的とし、 ディジタル信号処理ＬＳＩ　、デコーダ、ゲート手段。

メモリ手段とを設け、該ディジタル信号処理ＬＳＩと該
メモリ手段との間でデータの読み出し、書き込みを行う
際に、該実行命令に該指定領域の先頭アドレスを指定す
るデバイス指定命令を追加し、該命令デコーダが該デバ
イス指定命令をデコードした時、デバイスストローブを
送出するデバイスストローブ発生手段と、該ディジタル
信号処理ＬＳＩから送出された該先頭アドレスを該デコ
ーダでデコードして得られたデコード出力を、該デバイ
スストローブを用いて次の先頭アドレスをデコードする
まで記憶して、この間、該ゲートをオンにする該ゲート
制御信号を送出する記憶手段とを設け、該先頭アドレス
で指定された指定領域を、再度アクセスする際には該指
定領域内のアドレスのみを送出する様に構成する。

〔産業上の利用分野〕 本発明は９例えば音声信号処理などに使用されるディジ
タル信号処理用ＬＳＩ　と外部メモリとのインタフェー
スに使用されるメモリインタフェース回路に関するもの
である。

近年、ディジタル信号処理用ＬＳＩの処理速度は高速化
の傾向にあるが、これにともなって、このＬＳＩと外部
メモリとの間のデータ転送時間を短くして、システムと
しての処理速度の向上を図ることが必要である。

〔従来の技術〕

第４図は従来例のブロック図、第５図は第４図の動作説
明図を示す。ここで、第５図中の左側の符号は第４図中
の同じ符号の部分の波形を示す。

以下、実行命令は３例えばディジタル信号処理用ＬＳＩ
内部のマスクＲＯＭ　（図示せず）に書き込まれている
として、第５図を参照して第４図の動作を説明する。

先ず、ディジタル信号処理用しＳｒ（以下、プロセッサ
と云う）１では内部の分周器１１で入力するマスタクロ
ツタを分周し、第５図−〇に示す様なプロセッサ内部で
使用するクロック、即ちシステムクロックを生成する。

プログラムカウンタ１４はこのクロックをカウントして
マスクＲＯＭのアドレスを発生し、マスクＲＯ門の対応
するアドレスから外部に設けたＲＡＭ　３の“ｎ番地ア
クセス”と云う実行命令が読み出され。

第５図−■に示す様にシステムクロックを用いて命令レ
ジスタ１３に取り込まれる。

そして、命令レジスタ１３から取り出された実行命令は
命令デコーダ１２でデコードされ、第５図−■、■に示
す“アドレスｎ″とアドレスストローブが発生するが、
アドレスストローブがＬの間はアドレスが確定し、有効
であることを示す。

ここで、ユーザはＲＡｌ”ｌ　３のメモリ空間全部を使
用するとは限らず１例えばメモリ空間の上半分の領域を
使用する場合、プロセッサ１から上半分に対応するアド
レスが送出さた時だけアドレスを有効にしなければなら
ない。これは、最上位の１ビツトが１になるか否かをデ
コーダ２１でチェックすれば、指定領域が否かが判る。

即ち、デコーダ２１でＲＡＭ　３のアドレスのうち指定
領域を示す上位ビットをデコードした時、指定領域であ
れば第５図−■に示す様に１を出力する。

この出力は上記のアドレスストローブの反転されたもの
とＮＡＮＩＩＩゲート２２でＮＡＮＩ）が取られ、第５
図−■に示す様にＲＡＭ　３に加えるが、このチップセ
レクトが０の間はＲＡＭ　３は入力する読み出し／書き
込み制御信号（以下、　Ｒ／Ｗコントロールと省略する
）に対応して有効なデータをＲＡＭから読み出し／ＲＡ
Ｍに書き込む（第５図−■、■参照）。

尚、プロセッサｌがＲＡＭ　３からデータを読み出すタ
イミングは第５図−■に示すアドレスストローブの立上
り点であり、　ＲＡＭ　３にデータを書き込むタイミン
グは第５図−■に示すチップセレクト信号の立上り点で
ある。また、指定領域内を連続してアクセスする時でも
プロセッサは上記と同じ処理を行う。

〔発明が解決しようとする課題〕

ここで、第５図−■〜■に示す様に命令レジスタ１３に
実行命令が取り込まれてから、デコーダ２１より出力が
送出されるまでがデコーダ遅延であり。

ＲＡＭ　３にチップセレクトが入力してから有効データ
が２例えば読み出されるまでがアクセスタイムであるの
で、メモリのアクセスサイクルはデコーダ遅延時間と外
部ＲＡＭのアクセス時間との和以上となり、“ｎ番地ア
クセス”の実行命令は２システムクロツク、即ち２マシ
ンサイクルが必要となる。そこで、プロセッサとＲＡＭ
とのデータ転送が多い場合には転送時間がかかる為、シ
ステムとしての処理時間が長くなる。

即ち、ディジタル信号処理用ＬＳＩ　と外部メモリとの
間のデータ転送時間を短くして、システムとしての処理
速度の向上を図らなければならないと云う問題がある。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、４は蓄えられた実行命令を順次、内蔵の命令デコ
ーダでデコードして命令を実行し、メモリアドレス、読
み出し／書き込み制御信号およびアドレスストローブを
送出するディジタル信号処理ＬＳＩで、２１は入力する
該メモリアドレスをデコードして指定領域か否かをチェ
ックし、対応する出力を送出するデコーダであり、２２
は入力するデー１〜制御信号の状態により該アドレスス
トローブの通過を制御するゲートである。

また、６はデータが該指定領域内の定められたアドレス
から読み出され、書き込まれるメモリ手段で、４３は該
命令デコーダが該デバイス指定命令をデコードした時、
デバイスストローブを送出するデバイスストローブ発生
手段であり、５は該ディジタル信号処理ＬＳＩから送出
された該先頭アドレスを８亥デコーダでデコードして得
られたデコード出力を、該デバイスストローブを用いて
次の先頭アドレスをデコードするまで記憶して、この間
。

該ゲート（２２）をオンにする該ゲート制御信号を送出
する記憶手段である。

〔作用〕

本発明は実行命令に指定領域の先頭アドレスを指定する
デバイス指定命令を追加し、連続してアクセスしたい指
定領域の先頭アドレスを出力し。

同時にデバイスストローブを送出する。そして、デコー
ダ２１で先頭アドレスをデコードしたデコーダ出力°を
デバイスストローブで記憶手段５に蓄え。

ゲート２２をオンの状態にする。

以後、同じ指定領域に対するアクセスは指定領域内のア
ドレスのみを出力すればオンになっているゲート２２を
介してアドレスストローブがメモリ手段６に加えられる
ので′−このアドレスにデータが書き込まれ、または読
み出される。

即ち、アクセスごとの指定領域アドレスのデコード処理
が不要となるので、ディジタル信号処理ＬＳＩとメモリ
手段との間のデータ転送時間が短（なりシステムの処理
速度の向上が図られる。

尚、指定領域を変更する場合には、再度デバイス指定命
令で他の先頭アドレスを指定すれば、前の指定領域は禁
止状態となる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。ここで、第３図中の左側の符号は
第２図中の同じ符号の部分の波形を示す。また、　ＮＡ
ＮＤゲート４３１はデバイスストローブ発生手段４３の
構成部分、Ｄタイプフリップフロップ５１は記憶手段５
の構成部分、ＲＡＭ　６１はメモリ手段６の構成部分を
示す。尚、全図を通じて同一符号は同一対象物を示す。

以下、同一の指定領域に再度アクセスするとして第３図
を参照して第２図の動作を示す。

先ず、入力するマスタクロツタを分周器４１で分周して
、プロセッサ４で使用するシステムクロックを生成する
（第３図−■参照）。

さて、プロセッサ４は命令レジスタ４３に保持されてい
るデバイス指定命令（指定領域の先頭アドレスを出力す
る命令）を取り出し、命令デコーダ４２でデコードして
先頭アドレスが出力されると共に、１のアドレスストロ
ーブとデバイス指定命令がＮＡＮＤゲート４３１に加え
られ、第３図−■に示す０のデバイスストローブがＤ−
ＦＦ　５１に加えられる（第３図−■、■参照）。

また、出力された先頭アドレスはデコーダ２１でデコー
ドされて１のデコード出力がＤ−ＦＦ　５１に加えられ
るが、このデコード出力はデバイスストローブの立上り
でＤ−ＦＦ　５１に取り込まれ、ここから１が連続して
出力される。そこで、ゲート（以下。

ＮＡＮＤゲートと云う）２２はオンになるが、この間、
ＲＡＭ　６１は有効（デバイスイネーブル）を示す（第
３図−■、■参照）。

そして、第３図−■の右側に示す様に１次の命令でＲＡ
Ｍのｎ番地をアクセスする命令が命令レジスタ４３から
取り出されて実行されるが、この時。

アドレスとしてｎが出力されると共に、第３図−■に示
す様にアドレスストローブとしてＯが出力されるが、　
ＮＡＮＤゲート２２の出力の立上りエツジでデータがＲ
／Ｗコントロールにより読み出される（第３図−■参照
）。

以降、　ＲＡＭへのアクセスはＮＡＮＤゲート２２がオ
ンになっているので、プロセッサから指定領域内のアド
レスとＯのアドレスストローブ、　Ｒ／−コントロール
を送出ればＲＡＭとのデータの読み出し／書き込みが可
能となるが、この時のアクセスタイム（第３図−■のＮ
ＡＮＤゲート２２の出力がＯになってから、第３図−〇
のデータが有効になった時点までの時間）は１マシンサ
イクル以内で処理可能であり、従って転送時間もｌ命令
サイクル（メモリのアクセスタイム＋αとする）で実現
可能となる。

尚、先頭アドレスを変更したい場合には、再度。

デバイス指定命令で別の先頭アドレスを指定することに
より、前の先頭アドレスは禁止状態となる。

また、この方式によればメモリアドレスの信号線数は接
続されるＲＡＭの最大語数によって決めることができ、
（上位、下位のアドレスを時分割出力する）ＬＳＩの端
子数の削減が可能である。

即ち、指定領域のアドレスのデコードは、従来はアクセ
ス毎に行っていたが１本発明ではデバイス指定命令実行
時のみ行い、以降のアクセスはＲＡ門のアクセスのみを
行う様にしたので、アクセスタイムのみでよくなり、デ
ィジタル信号処理用ＬＳＩと外部メモリとの間のデータ
転送時間が短くなり、システムとしての処理速度が向上
する。

〔発明の効果〕

以上詳細に説明した様に１本発明によればディジタル“
信号処理用ＬＳＩ　と外部メモリとの間のデータ転送時
間が短くなり、システムとしての処理速度が向上すると
云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブーツク図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ４はディジタル信号処理ＬＳＩ、 ５は記憶手段、 ６はメモリ手段、 ２１はデコーダ、 ２２はゲート、 ４２は命令デコーダ、 ４３はデバイスストローブ発生手段を示す。 シ４９、！θｌ”ｌのｌＴ！！７”ｏ・シフ３第　１　
図 １５４　図　の重ｐ４午吉乞明　じ］ 第　５ｍ

Claims (1)

1. 【特許請求の範囲】 蓄えられた実行命令を順次、内蔵の命令デコーダ（４２
   ）でデコードして命令を実行し、メモリアドレス、読み
   出し／書き込み制御信号およびアドレスストローブを送
   出するディジタル信号処理ＬＳＩ（４）と、入力する該
   メモリアドレスをデコードして指定領域か否かをチェッ
   クし、対応する出力を送出するデコーダ（２１）と、 入力するゲート制御信号の状態により該アドレスストロ
   ーブの通過を制御するゲート（２２）と、データが該指
   定領域内の定められたアドレスから読み出され、書き込
   まれるメモリ手段（６）とを設け、該ディジタル信号処
   理ＬＳＩ（４）と該メモリ手段（６）との間でデータの
   読み出し、書き込みを行う際に、 該実行命令に該指定領域の先頭アドレスを指定するデバ
   イス指定命令を追加し、 該命令デコーダが該デバイス指定命令をデコードした時
   、デバイスストローブを送出するデバイスストローブ発
   生手段（４３）と、 該ディジタル信号処理ＬＳＩから送出された該先頭アド
   レスを該デコーダでデコードして得られたデコード出力
   を、該デバイスストローブを用いて次の先頭アドレスを
   デコードするまで記憶して、この間、該ゲート（２２）
   をオンにする該ゲート制御信号を送出する記憶手段（５
   ）とを設け、 該先頭アドレスで指定された指定領域を、再度アクセス
   する際には該指定領域内のアドレスのみを送出する様に
   したことを特徴とするメモリインタフェース方式。