JPH08166902A - プログラム可能なメモリアクセスインタフェースタイプを備えた集積回路マイクロプロセッサおよび関連する方法 - Google Patents
プログラム可能なメモリアクセスインタフェースタイプを備えた集積回路マイクロプロセッサおよび関連する方法Info
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- JPH08166902A JPH08166902A JP7242437A JP24243795A JPH08166902A JP H08166902 A JPH08166902 A JP H08166902A JP 7242437 A JP7242437 A JP 7242437A JP 24243795 A JP24243795 A JP 24243795A JP H08166902 A JPH08166902 A JP H08166902A
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Abstract
ースタイプを有する内部発生された制御信号を使用して
外部メモリにアクセスする集積回路マイクロプロセッサ
において、メモリ装置へのアクセスを効率化する。 【解決手段】 あるメモリ領域に関連するレジスタ61
が符号化された値を格納する。そのメモリ領域へのアク
セスの間に、デコーダ63はデコードされた信号を提供
するため符号化された値をデコードする。デコードされ
た信号が正当な状態にあれば、アクセスコントローラ6
4は正当な状態に対応するタイミングで外部制御信号を
アクティベイトする。もしデコードされた信号がリザー
ブ状態にあれば、アクセスコントローラ64は外部制御
信号をインアクティブに保つことによってアクセスが行
なわれるのを禁止し、ソフトウェアエラーが不当なアク
セスを引き起こすのを防止する。
Description
ッサに関し、かつより特定的には、集積回路インタフェ
ース論理を備えたデータプロセッサに関する。
場合、ある機能を提供するためには他の集積回路装置と
接続されなければならない。そのような外部装置の例
は、メモリ、シリアルインタフェースアダプタ、アナロ
グ−デジタル変換器および数多くの他のものを含む。た
いていの場合、おのおののそのような外部装置は該装置
がマイクロプロセッサによってアクセスされたとき適切
に作動されるためには外部制御信号を必要とする。例え
ば、スタティックランダムアクセスメモリ(SRAM)
集積回路は読出しおよび書込みアクセスを制御するため
にチップイネーブル、出力イネーブル、および書込みイ
ネーブル制御信号を必要とする。これらの信号のタイミ
ング要件は商業的に入手可能な装置の間でいくらか異な
っている。例えば、いくつかのSRAMは前記出力イネ
ーブル信号に対して非同期で出力データを提供し、一方
他のSRAMは出力イネーブルをサンプルしかつクロッ
ク信号と同期して出力データを提供する。
集積回路を使用するシステムの設計者はマイクロプロセ
ッサそれ自体によって生成されるアドレスおよびバス制
御信号から必要なチップ選択信号を発生するために「グ
ルーロジック(glue logic)」を使用する。
この余分のロジックは設計されているシステムのコスト
を大幅に加算しかつ性能を劣化させることがあり、従っ
て非常に望ましくないものである。
・クララのインテル・コーポレイション(Intel
Corporation)から入手可能な80186型
(iAPX 186とも称される)のものはチップ選択
信号を発生するための内部論理を有する集積回路マイク
ロプロセッサである。このチップ選択論理は7つの可能
なチップ選択のおのおのがアクティブであるアドレス範
囲をプログラムする限られた能力を有しかつおのおのの
チップ選択がアクティブであるバスサイクルにプログラ
ム可能に待機状態を挿入できる。さらに、チップ選択の
いくつかはマイクロプロセッサのメモリまたはI/Oア
ドレス空間においてのみアクティブとなるようプログラ
ムすることができる。
路マイクロプロセッサの他の例はジョン・エイ・ランガ
ン(John A.Langan)およびジェイムズ・
エム・シビグトロス(James M.Sibigtr
oth)による米国特許第5,151,986号、19
92年9月29日発行、に開示されたものである。この
開示されたチップ選択論理は制御レジスタを含み、該制
御レジスタによって待機状態のタイミング、極性および
数がいくつかのチップ選択出力のおのおのに対して個別
にプログラムできる。
クロプロセッサの集積回路上に集積することに関連する
主な問題は十分な柔軟性をユーザに提供することに関連
する。グルーロジックの使用は極めて柔軟性があり、そ
れはシステム設計者はマイクロプロセッサのメモリマッ
プとともにおのおのの外部装置を配置する上でおよびチ
ップ選択信号それ自体のタイミングおよび他の特性にお
いて広い許容範囲を有するからである。この柔軟性は非
常に有用であり、それは可能なシステム設計および特定
の周辺装置に対するチップ選択要求の多様性が大きいか
らである。ユニットの寸法および複雑さを合理的な限界
内に制限しながら集積回路化されたチップ選択ユニット
に十分な柔軟性を提供することは非常に困難である。
可能性を備えたCPUをサポートする能力である。バー
ストモードはCPUが引き続くクロックサイクルで一連
のメモリロケーションをアクセスするモードである。例
えば、CPUはムーブ(move)命令の一部としてメ
モリからデータのいくつかのワードを、該ワードを連続
するクロックサイクルで読み出すことにより、読み出す
ことができる。商業的に利用可能な高速SRAMはペー
ジモード、ニブルモード、スタティックコラム、その他
として知られた特徴によってバーストモードをサポート
する。しかしながら、これらのSRAMは1クロックサ
イクル内でデータを提供するために短いアクセス時間を
備えたコアを必要とし、したがって一般に高価である。
で、プログラム可能なインタフェースタイプを備えたデ
ータプロセッサが提供され、該データプロセッサは中央
処理ユニット(CPU)、オプションレジスタ、デコー
ダ、およびアクセスコントローラを含む。前記CPUは
命令を実行しかつメモリをアクセスする。前記オプショ
ンレジスタは前記CPUに結合されあるメモリ領域に関
連する。前記オプションレジスタは符号化された(en
coded)値を格納する。前記デコーダは前記オプシ
ョンレジスタに結合され、かつ前記符号化された値をデ
コードして前記CPUが前記メモリ領域をアクセスする
ことに応じてデコードされた信号を提供する。このデコ
ードされた信号は正当な状態(legal state
s)およびリザーブされた状態(reserved s
tates)を含む、複数の状態の内の1つをとる。前
記アクセスコントローラは前記CPUにかつ前記デコー
ダに結合されて、前記デコードされた信号が正当な状態
にある場合に前記デコードされた信号に対応するプログ
ラム可能なインタフェースタイプによって規定されるタ
イミング特性を有する複数の外部制御信号をアクティベ
イトし、あるいは前記デコードされた信号がリザーブさ
れた状態にあれば、前記複数の内部制御信号をインアク
ティブに保つ。それによって、前記データプロセッサは
ソフトウェアエラーが規定されていないメモリアクセス
を引き起こすことを防止する。
図面と共に以下の詳細の説明からさらに明瞭に理解され
るであろう。
理システム20をブロック図形式で示す。データ処理シ
ステム20は概略的に外部バス21、電気的にプログラ
ム可能なリードオンリメモリ(EPROM)22、スタ
ティックランダムアクセスメモリ(SRAM)23、入
力/出力(I/O)チップ24、I/Oチップ25、お
よびデータプロセッサ30を含む。データプロセッサ3
0はデータ処理システム20の中央処理ユニット(CP
U)として機能する単一の集積回路でありかつ概略的に
CPUコア31、チップ選択回路32、および外部バス
インタフェース33、そして内部バス34を含む。
ータ(CISC)、少数命令セットコンピュータ(RI
SC)、デジタル信号プロセッサ(DSP)、または任
意の他の知られたアーキテクチャのような、任意の知ら
れたCPUアーキテクチャを使用して実施できる。さら
に、データプロセッサ30は高度に集積化されたマイク
ロプロセッサ、またはマイクロコントローラ(組込み型
コントローラ、マイクロコンピュータ、その他)と考え
ることもできる。マイクロコントローラの場合は、オン
チップのかつ内部バス34に接続された、メモリおよび
周辺装置のような、データ処理システムの他の伝統的な
エレメントを含む。しかしながら、データ処理システム
20においては、そのような装置はまたオフチップとし
て含むことができかつデータプロセッサ30はこれらの
装置に外部バスインタフェース33を使用して外部バス
21により接続される。
4を介してCPU31に接続され、かつ外部バス21に
信号を提供する。外部バスインタフェース33は内部バ
ス34を単一の外部バス21に適合させるよう作用す
る。例えば、もしCPUコア31が別個の命令およびデ
ータパス(paths)を備えたハーバード・アーキテ
クチャ(Harvard architecture)
を実施すれば、外部バスインタフェース33はこれらの
別個の命令およびデータパスからのアクセスを外部バス
21上に順次導く。
セッサ30はEPROM22、SRAM23およびI/
Oチップ24および25に対し直接提供されるべきタイ
ミングおよび制御信号を発生するためにチップ選択回路
32を含む。例えば、図示された実施例では、チップ選
択回路32は外部バス21から命令をフェッチするため
にEPROM22にチップイネーブル(*CE)および
出力イネーブル(*OE)として知られた2つのアクテ
ィブローのチップ選択信号を提供する。ここで記号*は
信号の否定または反転を表わし、図面中のオーバーバー
(上線)に対応する。読出し−書込み装置をアクセスす
るため、チップ選択回路32はまたSRAM23および
I/Oチップ24および25に対し提供される書込みイ
ネーブル信号のような、書込みイネーブル(*WE)信
号を提供する。チップ選択回路32は外部バス21への
アクセスに関連するアドレス、属性、および制御信号を
受けるための外部バスインタフェース33への双方向接
続を有する。オンチップのボードレベルのロジックを集
積することに加えて、チップ選択回路32は改善された
外部インタフェースを提供し、それらの様相については
図2〜図9において概略的に説明する。
メモリマップの1つの部分40をブロック図形式で示
す。部分40は概略的に一連のアドレスをより大きなア
ドレスがより小さなアドレスの上に表される降下順で示
している。部分40は「メインブロックのハイアドレス
(MAIN BLOCK HIGH ADDRES
S)」および「メインブロックのローアドレス(MAI
N BLOCK LOW ADDRESS)」によって
区画されるメインブロック41を含む。図1のチップ選
択回路32はサブブロック42をメインブロック41の
完全に境界内に入るようあるいは該境界にオーバラップ
するようプログラムする能力を有する。このオーバラッ
プする制御は有用であり、それはメモリの密度が増大す
るに応じて、単一のメモリ集積回路に関連する、おのお
の異なるプログラム可能な属性を備えた、1つより多く
の領域をもつことが有用であるからである。このため、
サブブロック42は完全にメインブロック41内に配置
することができ、かつ図2に示されるように「サブブロ
ックのハイアドレス(SUB−BLOCK HIGH
ADDRESS)」および「サブブロックのローアドレ
ス(SUB−BLOCKLOW ADDRESS)」に
よって区画されている。
にこのオーバラップするメモリマップを実施し、図3は
図1のチップ選択回路32のマルチレベル保護回路50
をブロック図形式で示している。マルチレベル保護回路
50は、それらの内のいくつかがオーバラップできる、
任意の数のブロックに対するデコーダを含んでいる。例
えば、図3に示されるように、マルチレベル保護回路5
0は図2のメインブロック41およびサブブロック42
を実施するため、それぞれ、メインブロックデコーダ5
1およびサブブロックデコーダ54を含む。ここで使用
される「ブロック」および「領域」という用語は同義語
であり、かつ「サブブロック」はより大きなブロックま
たは領域の境界内のブロックまたは領域を表している。
ンブロックのローアドレス」に対応するベースアドレス
レジスタ52、およびオプションレジスタ53を含む。
オプションレジスタ53はブロックサイズフィールドを
含み、該ブロックサイズフィールドは、ベースアドレス
レジスタ52に格納されたベースアドレスに加えられた
とき、前記「メインブロックのハイアドレス」を決定す
る。さらに、オプションレジスタ53はメインブロック
41に関連する領域の保護のための属性を記憶する。同
様に、サブブロックデコーダ54は前記「サブブロック
のローアドレス」を決定するベースアドレスレジスタ5
5、および前記「サブブロックのハイアドレス」を決定
するブロックサイズフィールドを含むオプションレジス
タ56を含む。さらに、オプションレジスタ56はサブ
ブロック42に関連するプログラム可能な属性のための
フィールドを含む。
ロックデコーダ54の双方は図1のCPUコア31のバ
スサイクルの間に「アドレス(ADDRESS)」と名
付けられた入力アドレスを受入れ、かつさらに、進行中
のサイクルの「保護属性(PROTECTION AT
TRIBUTES)」と名付けられた保護属性を表す制
御信号を受入れる。そのような保護属性の例は書込み信
号指示である。もしメインブロック41またはサブブロ
ック42が、例えば、書込み保護されていれば、書込み
信号は継続中のサイクルが書込みサイクルでありかつ従
って現在のサイクルはプログラムされた保護に整合しな
いことを示すことになる。メインブロックデコーダ51
およびサブブロックデコーダ54のおのおのは前記「ア
ドレス」を前記ベースアドレスレジスタおよび対応する
オプションレジスタの領域サイズフィールドによって規
定される領域と比較する。もし前記「アドレス」が前記
領域内にあれば、対応するブロックデコーダは「アドレ
ス整合(ADDRESSMATCH)」と名付けられ
た、アドレス整合信号を作動(アクティベイト)させ
る。さらに、もし前記入力保護属性が前記対応するオプ
ションレジスタのプログラムされた値と整合すれば、ブ
ロックデコーダは「属性整合(ATTRIBUTE M
ATCH)」と名付けられた、対応する属性整合信号を
作動させる。
ックから前記「アドレス整合」および「属性整合」信号
を受信しかつ優先度メカニズムに基づき“*CE”と名
付けられた信号のような、外部制御信号を作動させるか
否かを決定する。もしメインブロックデコーダ51およ
びサブブロックデコーダ54の内の1つのみがその「ア
ドレス整合」信号を作動させれば、優先度実施回路58
は対応する「属性整合」信号もまたアクティブである場
合にのみ信号*CEをアクティベイトする。次に図2お
よび図3を一緒に参照すると、「アドレス」が前記「メ
インブロックのローアドレス」と前記「サブブロックの
ローアドレス」の間にあるものと仮定する。この場合、
メインブロックデコーダ51はアドレス整合を検出しか
つ信号「アドレス整合」をアクティベイトする。さら
に、前記「保護属性」がオプションレジスタ53にプロ
グラムされた保護属性と整合するものと仮定する。この
場合、メインブロックデコーダ51もまた信号「属性整
合」をアクティベイトする。しかしながら、前記「アド
レス」はサブブロック42内にないから、サブブロック
デコーダ54はそのアドレス整合信号をアクティベイト
しない。従って、優先度実施回路58はメインブロック
41内のアドレスおよび属性整合に基づき信号*CEを
アクティベイトすることになる。
2内に入る場合を考える。この場合、メインブロックデ
コーダ51およびサブブロックデコーダ54の双方はそ
れらの対応する「アドレス整合」信号をアクティベイト
する。また、前記「保護属性」がオプションレジスタ5
3において規定されたものと整合し、従ってメインブロ
ックデコーダ51がその「属性整合」信号をアクティベ
イトするものと想定する。しかしながら、同時に、前記
「保護属性」はオプションレジスタ56にプログラムさ
れた属性と整合せず、従ってサブブロックデコーダ54
はその「属性整合」信号をアクティベイトしないものと
する。この場合、優先度実施回路58は信号*CEをイ
ンアクティブに保ち、サブブロックデコーダ54のメイ
ンブロックデコーダ51に対する優先度を認識する。従
って、サブブロック42はより高い保護優先度でメイン
ブロック41内にネストすることができる。このブロッ
クのネスティングおよびブロック間の優先順位付けは任
意の数のネスティングに拡張できる。
グラム可能なアクセスタイプ回路60をブロック図形式
で示す。プログラム可能なアクセスタイプ回路60は概
略的にインタフェースタイプフィールド62を有するオ
プションレジスタ61、インタフェースタイプデコーダ
63、およびアクセスコントローラ64を含む。オプシ
ョンレジスタ61は図3に前に示されたようなプログラ
ム可能な領域に関連するレジスタであり、インタフェー
スタイプ(ITYPE)フィールド62を含む。ITY
PEフィールド62は符号化されたインタフェースタイ
プ値を含み、これはインタフェースタイプデコーダ63
の入力に与えられる。インタフェースタイプデコーダ6
3は次にITYPEフィールド62をデコードしかつデ
コードされた信号をアクセスコントローラ64に提供す
る。アクセスコントローラ64は次に「クロック(CL
OCK)」と名付けられた入力クロック信号に基づき*
CE,*OEおよび*WEに対するタイミング情報を発
生する。
ションレジスタはあらかじめデコードされたフィールド
における個々の信号に対するタイミングおよびインタフ
ェース特性を規定する。従って、1つまたはそれ以上の
これらのビットを汚染するソフトウエアエラーが存在す
る場合に、不当なタイミングの組合わせが発生されその
結果ハードウエアエラーまたはプログラムの汚染を生じ
る結果となる。しかしながら、プログラム可能なアクセ
スタイプ回路60はそのようなエラーを引起こす組合わ
せを防止し、かつ従ってデータプロセッサ30はソフト
ウエアエラーに対しより免疫性がありかつより迅速かつ
よりエラーのないソフトウエア開発を可能にする。プロ
グラム可能なアクセスタイプ回路60はこれらのソフト
ウエアエラーが規定されていないメモリアクセスを生じ
ることを符号化されたITYPEフィールドを使用する
ことにより防止する。ソフトウエア開発の間、ITYP
Eフィールド62はソフトウエアエラーの結果として不
適切に符号化されることがあり、それによってITYP
Eフィールド62の1つまたはそれ以上のビットが正し
くない値をもつことがある。インタフェースタイプデコ
ーダ63は、ITYPEフィールド62からの符号化さ
れた信号をデコードすることにより、正当な(lega
l)状態またはリザーブされた状態をとることができる
デコードされた信号を提供する。もしITYPEフィー
ルド62が正当な状態を符号化すれば、インタフェース
タイプデコーダ63は選択された正当なインタフェース
タイプに基づきタイミング情報を提供するためアクセス
コントーラ64に出力を提供する。しかしながら、もし
ITYPEフィールド62がリザーブされた状態を符号
化すれば、インタフェースタイプデコーダ63はアクセ
スコントローラ64へのその出力をアクティベイトしな
い。従って、アクセスコントローラ64は外部バスサイ
クルを行わないことになる。
て行われる第1のメモリアクセスタイプのタイミング図
を示す。図5には「クロック(CLOCK)」、「アド
レス(ADDRESS)」、*WE、*CE、*OEお
よび「データ(DATA)」を含む、この第1のメモリ
アクセスタイプの理解に関連するいくつかの信号が示さ
れている。このメモリアクセスタイプは「早期同期出力
イネーブルを備えた同期インタェース(synchro
nous interface with early
synchronous output enabl
e)」タイプとして知られている。図5の第1のライン
には信号「クロック」が示されており、この信号に対し
ては図5に示されたすべての他の信号が同期する。信号
「クロック」の“t1”,“t2”および“t3”で示
された3つの時点および引続くローからハイへの遷移に
対応する時点はこのメモリアクセスタイプを理解するこ
とに関連している。
スが終了しているものと仮定していることに注意を要す
る。また、図5に示された信号波形はチップ選択回路3
2がアクセスサイクルのアドレスおよびデータフェーズ
をアクノレッジするために外部バスインタフェース33
に信号を提供するものと仮定していることに注目すべき
である。しかしながら、もし外部アクノレッジ信号が使
用されれば、アクセスのアドレスおよびデータフェーズ
の期間はいつこれらのアクノレッジ信号が受信されるか
に依存することになる。例えば、“*AACK”で示さ
れる、アドレスアクノレッジとして知られた信号はアク
セスサイクルのアドレスフェーズをアクノレッジする。
チップ選択回路32はそれが前記「クロック」のローか
らハイへの遷移の前に信号*AACKのアクティベイシ
ョンを検知するまで信号*CEをアクティブに保つ。
“*TA”で示される、転送アクノレッジとして知られ
る信号はアクセスサイクルのデータフェーズの終了をア
クノレッジする。チップ選択回路32はそれが前記「ク
ロック」のローからハイへの遷移の際に信号*TAのア
クティベイションを認識するまで信号*OE(読出しサ
イクルの間)または*WE(書込みサイクルの間)をア
クティブに保つ。
クセスに対応するアドレスは時点t1における信号「ク
ロック」のローからハイへの遷移にセットアップされ
る。このアクセスが読出しアクセスであることを通知す
るため、チップ選択回路32は信号*WEをインアクテ
ィブにする。さらに、チップ選択回路32は信号*CE
をアクティベイトして、t1の前のセットアップ時間
に、アクセスされたメモリ装置にアドレスA1をラッチ
させかつアクセスサイクルを開始させる。続いて、時間
t2における信号「クロック」のローからハイへの遷移
の前に、チップ選択回路32は、t2よりあるセットア
ップ時間前に、信号*OEをアクティベイトする。信号
*OEのアクティベイションによりメモリ装置がそのデ
ータを出力し始める。信号「クロック」のローからハイ
への遷移にセットアップされることにより、信号*OE
は同期しかつこのタイプのアクセスサイクルに応答する
メモリ装置は信号「クロック」のローからハイへの遷移
時に信号*OEを認識する。メモリ装置が信号*OEの
アクティベイションを認識した後、それは読出しアクセ
スサイクルを完了させるためにその出力データを提供し
始める。図5に示されているように、チップ選択回路3
2にプログラムされたこのアクセスタイプに対応するメ
モリ装置は1つの待機状態(wait state)を
有する。従って、チップ選択回路32は時間t2のある
セットアップ時間前に信号*OEをアクティベイトし、
メモリ装置に、“D1”と名付けられた、アクセスされ
たデータエレメントを時間t3における信号「クロッ
ク」のローからハイへの遷移に対しあるセットアップ時
間前に提供させる。
メモリコアを備えたメモリ装置が順次(sequent
ially)および効率的にアクセスできることにあ
る。信号*OEがt2にセットアップされかつ時間t2
においてアクセスされたメモリ装置によって認識される
から、チップ選択回路32は第1のアクセスのデータフ
ェーズの完了前に、早期に第2のアクセスのアドレスフ
ェーズを行うことができる。チップ選択回路32は時間
t3の少なくともセットアップ時間前に“A2”と名付
けられた第2のオーバラップするアドレスを提供し、再
び信号*WEをインアクティブに保ちかつ再び信号*C
Eをt3のセットアップ時間前にアクティベイトする。
ており、図6は図1のチップ選択回路32によって行わ
れる第2のメモリアクセスタイプのタイミング図を示し
ている。図5の場合と同様に、「クロック(CLOC
K)」、「アドレス(ADDRESS)」、*CE、*
OEおよび「データ(DATA)」を含む、バスサイク
ルに関連する信号が示されている。さらに、図6は“*
BDIP”と名付けられた信号を示しており、この信号
はバーストデータサイクルが進行中であることを示す。
図6は、「同期*OEを備えた同期バースト読出し」タ
イプとして知られたメモリアクセスタイプを示す。図6
には“t4”,“t5”,“t6”,“t7”,“t
8”,“t9”および“t10”で示される信号「クロ
ック」のさらに他のローからハイへの遷移が示されてい
る。
クセスと同様のものであるが、図5に示されたアクセス
と異なり、アクセスされるメモリ装置が時点t6,t
7,t8およびt9において4つの直列的なデータエレ
メントを提供することによりバスートアクセスを行う。
これらの4つのデータエレメントはそれぞれ“D
10”,“D11”,“D12”および“D13”と名
付けられている。チップ選択回路32にプログラムされ
たこのアクセスタイプに応答するメモリ装置は1つの待
機状態を有する。従って、時間t5において信号*OE
のアクティベイションを認識した後、メモリ装置はアク
セスされたデータエレメントD10を、時点t6におけ
る信号「クロック」のローからハイへの遷移のセットア
ップ時間前に、提供する。バーストの一部として引続き
データエレメントが信号*BDIPのアクティベイショ
ンに応じて信号「クロック」の引続くローからハイへの
遷移の際に提供される。このアクセスサイクルタイプの
利点は比較的低速のメモリコアを備えたメモリ装置が直
列的にかつ効率的にアクセスできるという事実にある。
示されており、同図は前記図1のチップ選択回路32に
よって行われる第2のメモリアクセスタイプのタイミン
グ図を示す。図5の場合と同様に、バスサイクルに関連
する信号が示されておりこれらは「クロック(CLOC
K)」、「アドレス(ADDRESS)」、*WE、*
CE、*OEおよび「データ(DATA)」を含む。図
7は「同期*OEおよび早期オーバラップを備えた同期
インタフェース」タイプとして知られたメモリアクセス
タイプを示す。“t11”,“t12”,“t13”お
よび“t14”で示される信号「クロック」の付加的な
ローからハイへの遷移が図7に示されている。
1のバスサイクルのアドレスがt11で生じる信号「ク
ロック」のローからハイへの遷移に対してセットアップ
される。さらに、信号*WEはインアクティブでありか
つ*CEはアクティブであり(“CE1”で示されてい
る)アドレスA1が有効である時間における読出しサイ
クルを示している。引続き、この第1のアクセスに対応
するデータフェーズが時間t12へのセットアップ時間
前にチップ選択回路32が信号*OE(“OE1”で示
されている)をアクティベイトすることによって生じ
る。引続き、前に図5で示したように、アクセスされた
メモリ装置が時間t13のセットアップ時間前にデータ
エレメントD1を提供する。
によれば、チップ選択回路32は少なくとも前記第1の
アクセスのデータフェーズの一部の間にアドレスフェー
ズを行うことにより第2のアクセスを開始する。チップ
選択回路32は時間t12における信号「クロック」の
ローからハイへの遷移のセットアップ時間前に、A2と
名付けられた第2のアドレスを提供することによってこ
のインタフェースを行う。前と同様に、チップ選択回路
32は読出しサイクルを示すために信号*WEをインア
クティブに保ち、かつアクセスされたメモリ装置にアド
レスA2が有効であることを示すために信号*CE
(“CE2”として示されている)をアクティベイトす
る。アクセスされたメモリ装置がデータエレメントD1
を提供することによって第1のアクセスのデータフェー
ズが完了した後、時間t13のセットアップ時間前に、
第2のアクセスのデータフェーズがチップ選択回路32
が、時間t13のセットアップ時間前に、信号*OE
(“OE2”で示されている)をアクティベイトするこ
とによって行うことができる。引続き、アクセスされた
メモリ装置は時間t14のセットアップ時間前に“D
2”と名付けられたデータエレメントを提供する。第1
のアクセスのデータフェーズの終了前に、第2のアクセ
スのアドレスフェーズを開始することによって、チップ
選択回路32はアクセスをオーバラップさせることがで
き、これはバス利用を改善しかつ与えられた量の時間内
により多くのメモリアクセスを行わせることができる。
とされ図8に示されるように異なるアプリケーションに
対して再構築が可能とされ、図8は図1のチップ選択回
路32のモジュール方式のチップ選択制御回路80をブ
ロック図形式で示している。モジュール方式のチップ選
択制御回路80は、「デコードバス(DECODEBU
S)」81と名付けられた第1のバス、および「タイミ
ングバス(TIMING BUS)」82と名付けられ
た第2のバスを含む、信号の相互接続のための2つのバ
スを含む。モジュール方式のチップ選択制御回路80は
またアドレスデコード段90、タイミング制御段10
0、およびピン構成段110を含む。モジュール方式の
チップ選択制御回路80はモジュール方式となっており
かつ第1の任意の数のアドレスデコーダおよびアドレス
デコード段90、タイミング制御段100における第2
の任意の数の制御ユニット、および第3の任意の数のピ
ン構成論理回路およびピン構成段110を含めることに
よって再構築できる。
段は代表的なアドレスデコーダ91,94および97を
含む。アドレスデコーダ91はベースアドレスレジスタ
92およびオプションレジスタ93を含む。ベースアド
レスレジスタ92はアドレスデコーダ91に関連するプ
ログラム可能な領域のためのベースアドレスを規定す
る。オプションレジスタ93はアドレスデコーダ91に
関連する領域のサイズおよびこの領域の属性に関連する
他のプログラム可能なフィールドを含む。アドレスデコ
ーダ91は内部バス34によって図1のCPUコア31
からアドレスを受取りかつ比較を行ってこのアドレスが
オプションレジスタ93のサイズフィールドにあるベー
スアドレスレジスタ92によって規定される領域内にあ
るか否かを調べる。アドレス整合に応じて、アドレスデ
コーダ91は制御信号をデコードバス81に提供する。
同様に、アドレスデコーダ94および97もまた前記ア
ドレスがそれらの対応するプログラム可能な領域内にあ
るか否かを検出しかつそれに応じて制御信号をデコード
バス81に提供する。アドレスデコード段90における
アドレスデコーダの数は異なるシステムの必要性に適応
させるため任意のものとすることができ、かつ柔軟性と
チップサイズとの間にトレードオフがある。例えば、い
くつかの用途においては、より柔軟性あるソフトウエア
またはシステムアーキテクチャに適応させるために利用
可能なプログラム可能領域の数を増大することが有用で
ある。他の用途では、アドレスデコーダの数は集積回路
のコストを最小にするために低減することができる。
の制御ユニットを含む。タイミング制御段100におい
ては、2つの制御ユニット、101および102、が示
されている。タイミング制御段100は外部バス21に
対しチップ選択信号を提供するためのアクセス状態マシ
ンとして機能し、かつおのおのの制御ユニット101お
よび102は進行中のバスサイクルが1つまたはそれ以
上のプログラム可能な領域の属性と整合するか否かを指
示するためにデコードされた信号を受信するためデコー
ドバス81に接続された入力を有する。これに応じて、
タイミング制御段100の制御ユニットの内の選択され
た1つがタイミングバス82に順次的なタイミング情報
を提供し与えられたプログラムされたインタフェースタ
イプのための適切なタイミングを反映する。タイミング
制御段100のために選択される制御ユニットの数は進
行中の係属しているオーバラップするメモリアクセスの
数を決定する。係属しているメモリアクセスのこの数は
またパイプラインの深さ(pipeline dept
h)として知られている。
スデコーダ91はその対応するプログラム可能な領域へ
のアクセスを認識しかつそれに応じてデコードバス81
に制御信号を提供する。タイミング制御段100におい
ては、制御ユニット101のような制御ユニットがこの
バスサイクルと関連するようになりかつこのアクセスの
係属の間にこのアクセスのためにタイミングバス82に
対しタイミング信号を提供する。第2のアクセスが前記
第1のアクセスの間に行われかつアドレスデコード段9
0のアドレスデコーダはその対応するプログラム可能な
領域へのアクセスを認識しかつそのオプションレジスタ
にプログラムされたものと整合する属性を有し、そして
デコードバス81に制御信号を提供する。制御ユニット
102のような第2の制御ユニットがインタフェースタ
イプによって決定されるこのアクセスに対して1つまた
はそれ以上のチップ選択制御信号をオーバラップさせる
ためにタイミングバス82に対しタイミング信号を提供
し始めることができる。
構成論理回路を有する。おのおののピン構成論理回路は
1つの集積回路ピンに対応しかつ1つの集積回路ピンに
専用のものとなっている。しかしながら、この集積回路
ピンはこのチップ選択信号および他の信号の間で共有す
ることができ、かつその機能はプログラム可能にセット
できるようにするようにすることができる。
コストとの間でより良好なトレードオフを可能にするよ
うアプリケーションの間で変えることができる。例え
ば、コストが最も重要な要素でないいくつかのアプリケ
ーションにおいては、より大きな数のピン構成論理回路
を含めてより大きな数のメモリ装置のためにチップ選択
信号を提供する能力およびより大きな柔軟性を提供する
ことができる。コストがより大きな考慮事項である他の
アプリケーションでは、より少ない数のピン構成論理回
路を使用することができる。
ン構成論理回路111,112および113が示されて
おりそれぞれ“PIN0”,“PIN1”および“PI
N2”で示される出力信号を提供している。おのおのの
ピン構成論理回路は制御信号を受けるためにデコードバ
ス81に接続された1つの入力およびタイミング情報を
受信するためにタイミングバス82に接続された第2の
入力を有する。おのおののピン構成論理回路はすべての
可能なタイミング情報を受信するから、おのおののピン
構成論理回路は一群のチップ選択機能の内の任意のもの
とするよう構成できる。例えば、ピン構成論理回路11
1は該ピン構成論理回路111がどのようにプログラム
されるかに応じて、前記*CE、*WEまたは*OE信
号の内の任意の1つとなるよう構成できる。従って、ア
ドレスデコード段90における第1の任意の数のアドレ
スデコーダ、第2の任意の数の制御ユニットおよびタイ
ミング制御段100、およびピン構成段110における
第3の任意の数のピン構成論理回路を含めることによっ
て、モジュール方式のチップ選択制御回路80は任意の
数のメモリ領域、任意のアクセスパイプライン深さ、お
よび任意の数のチップ選択信号を規定することにより最
大の柔軟性を提供する。これらの任意の数は得られるト
レードオフを最大にするために実施例によって変えるこ
とができる。
構成論理回路120を部分的ブロック図および部分的論
理図形式で示す。ピン構成論理回路120は概略的にピ
ン機能レジスタ130、オベイ論理部(obey lo
gic portion)140、およびピン機能出力
部150を含む。ピン機能レジスタ130は*CE、*
OEおよび*WEの内の1つのような選択的なピン機能
を規定するビットを格納し、かつ選択された機能を表す
デコードされた出力信号を提供する。オベイ論理部14
0は図示されたオベイ回路141および145のような
任意の数のオベイ回路を含む。オベイ回路141は概略
的にオベイ論理回路142、ORゲート143、および
D型フリップフロップ144を含む。オベイ回路141
は、“C1”と名付けられた、第1のサイクルに関連し
ている。オベイ回路141は「C1開始(C1 BEG
IN)」と名付けられた信号を受けるための第1の入
力、「C1領域選択(C1 REGION SELEC
T)」と名付けられた信号を受けるための第2の入力、
ピン機能レジスタ130に接続された第3の入力、およ
び出力を有する。ORゲート143は「C1終了(C1
END)」と名付けられた信号を受けるための第1の
入力、「リセット(RESET)」と名付けられた信号
を受けるための第2の入力、および出力を有する。D型
フリップフロップ144はオベイ論理回路142の出力
に接続され“D”と名付けられたデータ入力、ORゲー
ト143の出力に接続された「クリア(CLEAR)」
と名付けられたクリア入力、および“OBEY1”と名
付けられた出力信号を提供するための“Q”と名付けら
れた出力端子を有する。
付けられたN番目のサイクルに関連しかつ概略的にオベ
イ論理回路146およびORゲート147そしてD型フ
リップフロップ148を含む。オベイ論理回路146は
「CN開始(CN BEGIN)」と名付けられた信号
を受けるための第1の入力、「CN領域選択(CNRE
GION SELECT)」と名付けられた信号を受け
るための第2の入力、ピン機能レジスタ130の出力に
接続された第3の入力および出力を有する。ORゲート
147は「CN終了(CN END)」と名付けられた
信号を受けるための第1の入力、「リセット(RESE
T)」と名付けられた信号を受けるための第2の入力、
および出力を有する。D型フリップフロップ148はオ
ベイ論理回路146の出力に接続されたD入力、ORゲ
ート147を出力に接続された「クリア(CREA
R)」入力、および“OBEYN”と名付けられた信号
を提供するためのQ出力を有する。
論理回路120に関連するピンがどのサイクルに従うか
を決定する。第1のサイクルの間に、図8のタイミング
制御段100の制御ユニットは対応するサイクル開始信
号をアクティベイトする。例えば、制御ユニット101
が信号「C1開始」をアクティベイトするものと仮定す
る。さらに、アドレスデコーダおよびアドレスデコード
段90が「C1領域選択」をアクティベイトするものと
仮定する。もしピン機能レジスタ130が「C1領域選
択」に整合すれば、オベイ論理回路142は信号「C1
開始」のアクティベイションに応じてその出力をアクテ
ィベイトする。この信号は次に入力としてD型フリップ
フロップ144のD入力に与えられ、該D型フリップフ
ロップ144はそのQ出力において信号OBEY1を
「クロック」信号(図9には示されていない)の次の発
生に応じてアクティベイトする。信号OBEY1は次に
前記選択された制御ユニットが信号「C1終了」をアク
ティベイトしそれによってD型フリップフロップ144
をクリアするまで、あるいは信号「リセット」のアクテ
ィベイションによってピン構成論理回路120をリセッ
トするまでアクティブに留っている。オベイ論理部14
0のおのおののオベイ回路は同様に対応するサイクル開
始および終了信号および対応する領域選択信号のアクテ
ィベイションに応答する。
の可能なピン機能に対応する任意の数の機能論理ブロッ
クを含む。図9には「機能1論理(FUNCTION
1LOGIC)」と名付けられた第1の機能論理ブロッ
ク151、および「機能M論理(FUNCTION M
LOGIC)」と名付けられた第2の機能論理ブロッ
ク152が示されている。おのおのの機能論理ブロック
は信号OBEY1およびOBEYNのようなおのおのの
オベイ信号、「CiFjタイミング(CiFj TIM
ING)」と名付けられたタイミング信号(これはおの
おののサイクルおよびおのおのの機能に対するタイミン
グ信号を表す)およびそれに対応する「CiFj選択
(CiFj SELECT)」と名付けられた選択信号
を受けるための入力、およびピン機能レジスタ130の
対応する出力に接続された他の入力を有する。この場
合、下付き文字iは1からNまで変わり、かつjは1か
らMまで変わり、この場合NおよびMは任意の数であ
る。例えば、「機能1論理」ブロック151は、PIN
0がF1の機能を有することを示す、ピン機能レジスタ
130の出力を受ける。同様に、「機能M論理」ブロッ
ク152は、PIN0の機能が機能FMであることを示
す、ピン機能レジスタ130からの入力を受ける。おの
おのの機能論理回路は前記ピン機能レジスタ130の出
力が前記ピンが対応する機能に応じることを示している
場合にアクティブサイクルに関連するタイミング信号に
応答する。例えば、もしピン機能レジスタ130がPI
N0が機能F1を持つものとして選択すれば、「機能1
論理」ブロック151はアクティブになる。最初のサイ
クルの間信号OBEY1がアクティブでありかつ「機能
1論理」ブロック151は次に適切なタイミング信号に
対応してその出力を提供する。この適切なタイミング信
号は「CiFjタイミング」である。この場合、すべて
の他の機能論理ブロックはそれらの出力を論理ロー状態
でインアクティブに保ち、それによってORゲート15
3の出力は適切なタイミング信号を使用してアクティブ
な機能論理ブロックにのみ応答して信号PIN0を提供
する。従って、PIN0に与えられるチップ選択信号は
アクティブなタイミングサイクルにのみ従い、任意のパ
イプライン深さを可能にする。アクティブではないがパ
イプラインに係属しているサイクルに関連する他のタイ
ミング信号はアクティブなサイクルが終了するまでPI
N0によって従われることはない。
ル方式のチップ選択制御回路80のタイミング制御段1
00の部分160を示す。部分160は概略的に第1の
制御ユニット170、第2の制御ユニット180、およ
び早期(early)パイプライン制御回路186を含
む。制御ユニット170は概略的にアドレスイネーブル
ラッチ171、オプションラッチ172、およびタイミ
ング状態マシン173を含む。アドレスイネーブルラッ
チ171は「アドレスイネーブルバス(ADDRESS
ENABLE BUS)」と名付けられた、内部バス
34のアドレスイネーブル部分に接続された入力を有す
る。CPUコア31はあるアクセスのアドレスフェーズ
が進行中であることを示すために「アドレスイネーブル
バス」によって導かれるアドレスイネーブル信号を提供
する。これに応じて、部分160は該アドレスイネーブ
ル信号を適切なチップ選択信号に変換して直接メモリ装
置をドライブしなければならない。アドレスイネーブル
ラッチ171はタイミング状態マシン173の入力にか
つ早期パイプライン制御回路186の入力に与えられる
出力を有する。オプションラッチ172は「オプション
バス(OPTIONBUS)」と名付けられた、外部バ
ス34のオプションバス部分に接続された入力、および
タイミング状態マシン173の入力にかつ早期パイプラ
イン制御回路186の入力に与えられる出力を有する。
タイミング状態マシン173はアドレスイネーブルラッ
チ171、オプションラッチ172の出力、および早期
パイプライン制御回路186の第1の出力に接続された
入力、および「\X\TO(CE1タイミング)(\X
\TO(CE1 TIMING))」、「*WE1タイ
ミング(*WE1 TIMING)」、および「*OE
1タイミング(*OE1 TIMIG)」と名付けられ
た3つのタイミング信号を提供するための出力を有す
る。
ネーブルラッチ181、オプションラッチ182、およ
びタイミング状態マシン183を含む。制御ユニット1
80は概略的にアドレスイネーブルラッチ181、オプ
ションラッチ182、およびタイミング状態マシン18
3を含む。アドレスイネーブルラッチ181は前記アド
レスイネーブル信号を受けるための「アドレスイネーブ
ルバス」に接続された入力を有する。アドレスイネーブ
ルラッチ181はタイミング状態マシン183の入力お
よび早期パイプライン制御回路186の入力に提供され
る出力を有する。オプションラッチ182は内部バス3
4のオプションバス部分に接続された入力、およびタイ
ミング状態マシン183の入力にかつ早期パイプライン
制御回路186の入力に提供される出力を有する。タイ
ミング状態マシン173はアドレスイネーブルラッチ1
71、オプションラッチ172の出力、および早期パイ
プライン制御回路186の第1の出力に接続された入
力、および「*CE2タイミング(*CE2 TIMI
NG)」、「*WE2タイミング(*WE2 TIMI
NG)」、および「*OE2タイミング(*OE2 T
IMING)」と名付けられた3つのタイミング信号を
提供するための出力を有する。
ネーブル信号を受けるためにアドレスイネーブルバスに
接続された第1の入力、オプションバスに接続された第
2の入力、およびアドレスイネーブルラッチ171およ
び181そしてオプションラッチ172および182の
出力に接続された入力を有する。早期パイプライン制御
回路186は2つのサイクルがオーバラップしたときど
のサイクルがアクティブであるかを決定するためにタイ
ミング状態マシン173および183に出力を提供し、
それによって不適切なチップ選択信号タイミングを避け
る。
70および180のタイミングを調整することによって
アクセスの効率的なパイプライン化を可能にする。2つ
のパイプライン検出および制御メカニズムがある。第1
に、早期パイプライン制御回路186は図5または図7
に示されたタイプを有するアクセスのような、オーバラ
ップするアクセスを2つのタイミング状態マシン173
および183に付加的な制御信号を提供して不当なタイ
ミングシーケンスを防止することにより調整する。特
に、早期パイプライン制御回路186はオーバラップす
るアクセスが同じ領域に対するものかまたは異なる領域
に対するものか、およびオーバラップするアクセスサイ
クルが読出しサイクルであるかを検出し、そしてそれに
応じて適切な制御信号を提供する。第2に、制御ユニッ
ト170および180は2つのアクセスされた領域の特
性を調べることにより適切なチップ選択信号のタイミン
グを提供する。1つの特性は「オプションバス」からの
ITYPEフィールドによって決定されるインタフェー
スタイプである。他の特性はそのサイクルが外部アクノ
レッジ信号によって終了されるべきかあるいはあらかじ
め規定された数の待機状態の後に内部的に終了されるべ
きかであり、これらは「オプションバス」からの対応す
るフィールドによって示される。
9に示された特定の実施例を参照することによりさらに
よく理解できる。ここで使用されている「アクティベイ
ト(activate)」または「アクティベイション
(activation)」はその論理的に真の状態を
とる信号に言及している。「アクティブハイ(acti
ve high)」信号は論理ハイの電圧でアクティブ
または真である。「アクティブロー(active l
ow)」信号は論理ローの電圧でアクティブまたは真と
なり、かつアクティブローの信号はオーバーバー(上
線:overbar)あるいは記号*を付けて示され
る。記号“$”はそれに続く数字が16をベースとした
(16進の)表現であることを示す。
ことに注目すべきである。例えば、用語「領域(reg
ion)」および「ブロック(block)」は相互交
換可能に使用される。また、特に注記しない限り、用語
「メモリ」は揮発性および不揮発性メモリ記憶装置の双
方、ならびにメモリマップされる(memory−ma
pped)周辺装置を含む。*CE、*OE、および*
WE信号は集合的に「チップ選択」または“CS”信号
に言及している。また、図面の間で同じ用語は同様にま
たは同様の参照数字で示されている。
明する特定の実施例を理解する上で有用な付加的な用語
を定義している。
−−−−−−−−−−−−−−− 用語:「Eバス(E−BUS)」 定義:外部バス21。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:“CE” 定義:メモリまたは入力/出力(I/O)装置のチップ
イネーブル。チップ選択回路32は*CEをアクティベ
イトしかつそれをアドレスとともにアクセスされる装置
に提供する。パイプライン化可能でない(non−pi
pelineable)装置に対しては、チップ選択回
路32は*CEをアクセスが完了するまでアクティベイ
トする。同期パイプライン化可能装置に対しては、チッ
プ選択回路32は*CEをアクティベイトしてアクセス
される装置に「クロック(CLOCK)」の次のローか
らハイへの遷移時に前記アドレスをラッチさせる。それ
自身の*AACK信号を提供する装置については(AC
K_EN=0)、チップ選択回路32は外部*AACK
信号が受信されるまで信号*CEをアクティブに保つ。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「*WE」 定義:メモリまたはI/O装置の書込みイネーブル。チ
ップ選択回路32は*WEをアクティベイトしかつそれ
を外部バスインタフェース33によって提供されるデー
タとともに提供してアクセスされる装置に該データをラ
ッチさせる。同期装置に対しては、チップ選択回路32
は*WEをアクティベイトして「クロック(CLOC
K)」の次のローからハイへの遷移に際してデータをク
ロック入力する。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「*OE」 定義:メモリまたはI/O装置の出力イネーブル。チッ
プ選択回路32は*OEをアクティベイトしてアクセス
される装置にそのデータを読出しサイクルの間に外部バ
ス21によって提供させる。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「バースト可能装置(Burstable De
vice)」 定義:同期装置(すなわち、外部バス「クロック(CL
OCK)」を使用してメモリアクセスのタイミングを合
わせるものであって1つのアドレスを受入れかつ複数の
データエレメントをドライブアウトできるもの)。高速
スタティックコラムアクセスを備えた装置(すなわち、
アドレス増分を必要とするもの)はバースト可能と考え
られない。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「ビート(Beat)」 定義:バーストデータ転送において、バーストは数多く
のデータ片(datapieces)を有し、おのおの
のデータ片がデータビートである。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「オーバラップ(Overlap)」 定義:2つのメモリアクセスが整列しそれによって第2
のアクセスのアドレスフェーズが第1のアクセスのデー
タフェーズと同時に生じる状態。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「パイプライン化可能装置(Pipelinea
ble Device)」 定義:ある装置が、該装置へのアクセスの期間の間にそ
のアドレスピンにおいてアドレスが有効であることを要
求することなく、そこに提供されたアドレスをラッチで
きる状態。同期パイプライン化可能装置はアドレスをそ
の*CEがアクティベイトされたとき「クロック」の立
上りエッジでラッチする。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「アドレス空間」 定義:CPUコア30のアドレシングの範囲。アドレス
空間は領域(ブロックとも称される)へと分解できる。
おのおのの領域は、チップのデータ幅に応じて、1つま
たはそれ以上のメモリチップによって占有され得る。し
かしながら、該領域のすべてのチップは1つまたはそれ
以上の共通の*CE信号を有する。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「*BDIP,*LAST」 定義:バースト可能装置のための早期終了制御信号。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語:「ホールドオフ(Hold off)」 定義:ホールドオフ能力を有する装置はそのデータ出力
をその装置にとってデータバスが利用可能になるまで遅
らせる(hold off)ことができる。データをホ
ールドオフすることができるためには、装置は*OE制
御入力を必要とし、かつもし該装置がバースト可能であ
れば、それはまたデータバスがそれに対して承認される
までその内部状態マシンが次のデータビートに進むのを
見合わせる能力を必要とする。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−−
定の実施例の機能ブロック図をブロック図形式で示す。
チップ選択回路32は一般に3つの信号インタフェース
を有する。第1に、チップ選択回路32はデータプロセ
ッサ30にとって包括的(global)なものである
「リセット(RESET)」と名付けられたリセット信
号、内部動作クロック信号および外部バスクロック信号
「クロック」の双方を含む「クロック(CLOCK
S)」と名付けられた一組のクロック信号、および「初
期値(INITIAL VALUES)」と名付けられ
た一組の信号を受ける。リセット(信号「リセット」が
アクティブ)に応じて、データプロセッサ30は前記
「初期値」を得るために外部データバスピンをサンプル
し、かつチップ選択回路32はそのレジスタのいくつか
の値をセットするために該「初期値」を使用する。リセ
ットに応じて、他のレジスタはデフォールト値をとり、
これらについては後にさらに説明する。
ンタフェース33へのインタフェースを有する。CPU
コア31は対応するメモリマップされたロケーションへ
の読出しおよび書込みサイクルを行うことによりチップ
選択回路32内部のレジスタをアクセスする。そのよう
なアクセスを検出すると、外部バスインタフェース33
は「サブバス・アドレス(SUB−BUS ADDRE
SS)」と名付けられたアドレスバス入力および「サブ
バス・データ(SUB−BUS DATA)」と名付け
られた双方向データパス(path)を含む特別の目的
のバスを通してチップ選択回路32へのアクセスを制御
する。チップ選択回路32のレジスタをアクセスするた
めの他の制御信号は「ハンドシェイク(HANDSHA
KES)」と名付けられた一組の信号を通して外部バス
インタフェース33へまたは外部バスインタフェース3
3から送信される。メモリマップされた周辺装置のレジ
スタをアクセスするための制御信号の発生はよく知られ
ておりかつこれ以上説明しない。しかしながら、外部バ
ス転送に関連する種々の「ハンドシェイク」は外部バス
インタフェース33とチップ選択回路32との間で行わ
れる。これらの転送「ハンドシェイク」は以下の表2に
説明されている。
明においてより詳細に述べる。チップ選択回路32はま
た外部バスインタフェース33が外部バス21に提供す
る、「アドレス」と名付けられた、32ビットのアドレ
スを受けるための入力、および、「属性」と名付けられ
た、進行中のアクセスの属性を表す信号を受信するため
の他の入力を有する。図3はチップ選択回路32によっ
て使用される特定の「属性」を示す。
OT”および“CS(0)−CS(11)”と名付けら
れた13のチップ選択信号を含む外部装置へのインタフ
ェースを含む。これらの信号は後に図13に関連して非
常に詳細に説明する。
32は概略的に2つの部分、すなわちレジスタアクセス
回路190およびチップ選択発生ユニット200を含
む。レジスタアクセス回路190はレジスタアクセスコ
ントローラ192、およびレジスタアドレスデコーダ1
94を含む。レジスタアクセスコントローラ192はチ
ップ選択回路32のレジスタへのアクセスのための制御
信号を提供する状態マシンである。レジスタアドレスデ
コーダ194はチップ選択回路32のどのレジスタがア
クセスされているかを検出する。レジスタアクセス回路
190はチップ選択レジスタ195へのアクセスのため
にチップ選択発生ユニット200に接続されている。
(a)および(b)に示されるようにメモリマップされ
たレジスタであり、図12(a)および(b)はブロッ
ク図形式でチップ選択レジスタ195のアドレスマップ
を示す。メモリにおけるこれらのレジスタのロケーショ
ンは任意的なものであるが、それらは好ましくは将来の
拡張を可能にする方法で実施される。例えば、チップ選
択回路32は6つの領域に加えて専用のサブ領域をサポ
ートし、かつ合計13のチップ選択信号を有する。1つ
の独自の領域に対応するおのおののチップ選択信号はベ
ースアドレスレジスタとオプションレジスタの双方を有
し、他の7つのチップ選択信号のおのおのはオプション
レジスタのみを有する。しかしながら、メモリマップに
おけるこれら6個のオプションレジスタに隣接するロケ
ーションはリザーブされており、ベースアドレスレジス
タを加えることによって付加的な機能性をサポートする
ために派生的(derivative)集積回路を可能
にする。チップ選択回路32のレジスタの機能は後に図
13を参照して詳細に説明する。
ト200をブロック図形式で示す。チップ選択発生ユニ
ット200は概略的に信号の相互接続のために2つのバ
ス、すなわち「デコードバス(DECODE BU
S)」201および「タイミングバス(TIMING
BUS)」202、を含む。チップ選択発生ユニット2
00はまたアドレスデコード段210、タイミング制御
段230、およびピン構成段240を含む。チップ選択
発生ユニット200は図8のモジュール方式のチップ選
択制御回路80の1つの可能な実施例にすぎず、そのモ
ジュール性(modularity)および再構成可能
性(recontigurability)を使用して
構成のマイクロコントローラに適したチップ選択回路を
実現する。チップ選択発生ユニット200は6つのアド
レスデコーダを使用する6つの領域とこれに加え1つの
専用のサブ領域とを規定し、かつ前記6つの領域へのア
クセスのために使用されるチップ選択信号を規定するた
めに7つの付加的なオプションレジスタを有する。チッ
プ選択発生ユニット200はまた2つの深さの(two
−deep)パイプラインを構成するために2の制御ユ
ニットを含み、かつ13のプログラム可能なチップ選択
ピンを有する。前記6つの領域の内の1つは特別のブー
ト領域であり、これはリセットによってアクティブとな
りブートルーチンを格納する不揮発性メモリ装置へのア
クセスを可能にする。前記ブートルーチンの一部は次に
残りの領域をプログラムすることができる。
3レベルの領域ネスティングを提供するために領域をペ
アリングすることによりマルチレベルの保護機構を実現
する。この特徴的機能を実現するため、チップ選択発生
ユニット200はブート領域(これはまたCSBOOT
領域または領域0として知られる)を領域1と対になっ
た主領域として規定する。領域0と対にすることによ
り、領域1は領域0内でより高い優先度でサブブロック
となることができる。領域2および4はまた主ブロック
であり、それぞれ、領域3および領域5と対にされ、こ
れらの領域3および5はより高い優先度で3つのブロッ
ク内のサブブロックとなることができる。
領域0と対にされる専用のサブブロック(「ブートサブ
ブロック(BOOT SUB−BLOCK)」)を規定
するための付加的なデコーダを有する。この専用のサブ
ブロックデコーダは3つまでのレベルのネスティングを
可能にする。3つのレベルのネスティングを実施するた
めの優先度機構は次のとおりである。領域1は「ブート
サブブロック」よりも高い優先度を有し、該「ブートサ
ブブロック」は領域0よりも高い優先度を有する。
は対応するオプションレジスタ内の符号化されたフィー
ルドに規定された関連するメモリアクセスのインタフェ
ースタイプ(“ITYPE”)を有する。チップ選択発
生ユニット200は8つの異なるインタフェースタイプ
をサポートする。もしアクセスされた領域のオプション
レジスタにおけるITYPEフィールドがこれら8つの
正当なアクセスタイプの内の1つを符号化すれば、タイ
ミング制御段230はアクセスタイプによって規定され
る関連する一組のタイミング信号を提供する。しかしな
がら、前記ITYPEフィールドはまたリザーブ状態で
符号化することもできる。もし前記ITYPEフィール
ドが、例えばソフトウエアエラーの結果として、リザー
ブされた状態にあれば、関連する領域のデコード論理ブ
ロックはアクセスが行われることを防止する。従って、
チップ選択発生ユニット200はこれらのエラーが誤っ
たメモリアクセスを生じさせることを防止する。
への同期読出しアクセス、可能にしかつ早期同期*OE
信号を提供する。このアクセスタイプは「早期同期出力
イネーブルを備えた同期インタフェース」として知られ
ている。このアクセスタイプは少なくとも1つの待機状
態を必要とする同期メモリまたはメモリマップされた周
辺装置のために適切なものである。このアクセスタイプ
を使用したアクセスの間に、タイミング制御段230の
制御ユニットは1つのクロック期間の間前記*OE信号
をアクティベイトしかつ外部バスインタフェース33は
引続くクロック周期の間にデータをラッチする。このア
クセスタイプはチップ選択発生ユニット200が少なく
とも1つの待機状態を有するメモリ装置へのアクセスの
ために第1のサイクルのデータフェーズの完了前に第2
のサイクルのアドレスフェーズを行うことができるよう
にする。アクセスがバースト可能な装置へのものである
場合は、タイミング制御段230は「同期出力イネーブ
ルを備えた同期バースト読出し」として知られた同様の
アクセスタイプをサポートする。
セスの早期オーバラップの特徴的機能を提供する。この
アクセスタイプは「同期出力イネーブルおよび早期オー
バラップを備えた同期インタフェース」タイプとして知
られている。このインタフェースタイプに対しては、タ
イミング制御段230はそれが第2のアクセスのために
*OE信号を提供するクロックサイクルの間にこの引続
くアクセスのアドレスフェーズを行うことにより、1ク
ロックサイクル早く引続くアクセスを開始する。
プライン化ルールを実施することによって2つの深さの
(two−deep)パイプライン深さをサポートす
る。これらのルールはデータの完全性および適切なサイ
クル終了を保証する。該ルールは、アクセスが読出しア
クセスであるかあるいは書込みアクセスであるか、アク
セスがチップ選択発生ユニット200によって規定され
る領域へのものであるか否か、アクセスが同期または非
同期インタフェースタイプを備えた領域へのものである
か否か、およびアクセスされる装置がバースト可能であ
るか否かのような要因を調べることにより、第1のアク
セスの係属中に第2のアクセスを始めることができるか
否かを判定し、かつそれ自身の転送アクノレッジ信号を
提供する。
0における2つの制御ユニットをサポートして2のパイ
プライン深さを可能にする。ピン構成段240における
13のピン構成論理回路のおのおのは第1または第2の
サイクルが関連するピンを「支配または所有している
(owns)」かをマークする。おのおののピン構成論
理回路はその選択されたピン機能に関連するタイミング
を使用して、ピン機能レジスタにプログラムされた領域
へのアクセスのような、そのサイクルの属性が適合して
おれば第1のサイクルの間にチップ選択信号を提供す
る。第2のサイクルの間に、おのおののピン構成論理回
路はさらにそのサイクルの属性も適合していれば選択さ
れたピン機能に関連するタイミングに従う。
およびさらに他の特徴は以下に順次各回路段を考察する
ことによって説明する。
レスデコード段210は7つまでの異なるプログラム可
能な領域を規定する。これら7つの領域の内の第1のも
のはブート領域、あるいは、領域0(Region
0)で表される。ブート領域に関連する2つのレジスタ
211および212、ならびに1つのデコード論理ブロ
ック224がある。「CSBOOTベースアドレスレジ
スタ(CSBOOT BASE ADDRESS RE
GISTER)」と名付けられた、レジスタ211はブ
ート領域のためのべースアドレスレジスタとして作用す
る。レジスタ211は32の可能なビットの内20ビッ
トを構成する。ビット0−19はブート領域のためのベ
ースアドレスを示し、レジスタ211のビット0は「ア
ドレス」のビット0に対応し、レジスタ211のビット
1は「アドレス」のビット1に対応し、以下同様であ
る。このビットの順序付け機構では、ビット0は再上位
ビットを表し、かつ「アドレス」のビット31は最下位
ビットを表す。
割込み前置ビット(interrupt prefix
bit:IP)として知られた「初期値(INITI
ALVALUE)」ビットが0に等しければ$0000
0にデフォールトされ、あるいはもし(IP=1)であ
れば$FC000にデフォールトされ、そしてリセット
に続きソフトウエアでプログラム可能である。デフォー
ルトのベースアドレスおよびデフォールトのブロックサ
イズによって規定される、デフォールトのCSBOOT
領域はCPUコア31のリセットベクトルのアドレス
(初期プログラムカウンタのメモリロケーション)を含
まなければならないことに注目すべきである。この領域
のベースアドレスはアドレスマップ内の任意のアドレス
にプログラムできるが、それはデータプロセッサ30の
他のブロックまたはモジュールとオーバラップしてはな
らない。パワーオンの際に、ブート装置のアドレスは命
令を格納するために使用されるデータプロセッサ30の
内部EPROMのような、内部モジュールのアドレスと
整合するかも知れない。しかしながら、もしこれが生じ
れば、データプロセッサ30は内部アクセスに外部アク
セスをオーバライドさせるために、図示しない、付加的
な回路を含む。内部アクセスはブート命令を提供するた
めに行うことができ、かつチップ選択発生ユニット20
0は外部アクセスを行わない。「CSBOOTベースア
ドレスレジスタ」のビット20−31はリザーブされて
いる。
付けられた、レジスタ212はブート領域のためのオプ
ションレジスタである。それは32ビットのレジスタで
あり、その各ビットは以下の表4に示されるように規定
されている。
ドはさらに以下の表5〜表12に示されている。BSI
ZEフィールドはリセットに際し「CSBOOTオプシ
ョンレジスタ(CSBOOT OPTION REGI
STER)」に対し$Fにデフォールトする。しかしな
がら、別の実施例では、前記BSIZEフィールドはC
PUコア31のリセットベクトルが依然としてデフォー
ルトのCSBOOT領域内にある限り、1メガバイト
(1M)のような、他の値とすることができる。表5は
BSIZEフィールドの符号化を示す。
は領域がより大きなメインブロック内のサブブロックで
あるべきか否かを示す。以下の表6に示されるように、
異なるブロックは一緒に対にされる(paired)。
て、ブート領域は付加的な専用のサブブロックを有す
る。もしレジスタ212の前記SBLOCKビットがセ
ットされれば、CS0ブロックがメインブロックであり
かつCS1ブロックがサブブロックである。リセットに
応じて、このビットは0にデフォールトする。
する前記SUPERビットはリセットに応じて1にデフ
ォールトするが、それはCPUコア31がスーパバイザ
モードにおけるリセットの後に命令のアクセスを開始す
ることになるからである。DSPACEビットはリセッ
トに応じて0にデフォールトする。「CSBOOTオプ
ションレジスタ」に対するWPビットはリセットに応じ
て1にデフォールトするが、それはブート命令は一般に
不揮発性の、リードオンリメモリ装置からフェッチされ
るからである。前記CIビットはリセットに応じて0に
クリアされ、それはブートルーチンからの命令はキャッ
シュ可能となる傾向があるからである。
て1にセットされ、かつ対応する「初期値(INITI
AL VALUE)」ビットは初期的なTA_DLYフ
ィールド値を提供する。表7はTA_DLYフィールド
の符号化を示す。
かつその符号化は以下の表8に示されている。
以下の表9に示されているが、CSBOOT領域に対し
てリセットに応じて00にクリアされる。
タ130の目的で作用することに注意を要する。他の実
施例では、別個のピン機能レジスタを使用することもで
きる。
以下の表10に示されており、リセットに応じて00に
クリアされる。
に際してドントケアであるが、始めに000にクリアさ
れる。REGIONフィールドに対する符号化は以下の
表11に示されている。
「初期値」である。ITYPEフィールドの符号化は以
下の表12に示されている。
ロックを有する。「CSBOOTサブブロックベースア
ドレスレジスタ」で示される、レジスタ213はこの専
用のサブブロックのためのベースアドレスレジスタであ
り、かつ「CSBOOTサブブロックオプションレジス
タ」で示される、レジスタ214はオプションレジスタ
である。レジスタ213はレジスタ211と同じフィー
ルド符号化を有するが、レジスタ214はマルチレベル
保護機能を行うのに必要なフィールドのみを含む。レジ
スタ214は前記表4および表5に規定されているよう
にビット0−8にBSIZE,SBLOCK,SUPE
R,DSPACE,WPおよびCIフィールドを含み、
これらのすべてはリセットに際して0にクリアされる。
ビット9−31は未使用である。チップ選択発生ユニッ
ト200の適切な動作を確実にするために、このおよび
サブブロックとなるべきブロックの任意の他のオプショ
ンレジスタにおけるBSIZEフィールドはメインブロ
ックのBSIZEより小さくなければならない。しかし
ながら、他の実施例では付加的な論理回路によって部分
的にオーバラップする領域をサポートできることに注意
を要する。デコード論理ブロック224は領域0レジス
タ211および212、および専用のブートサブブロッ
クレジスタ213および214の双方のビットに応答す
る。
1として示されている。領域1に関連して2つのレジス
タ216および217、および1つのデコード論理ブロ
ック225がある。レジスタ216は、「CS1ベース
アドレスレジスタ」と名付けられ、領域1のためのベー
スアドレスレジスタとして作用する。レジスタ216は
32ビットのレジスタである。レジスタ211と同様
に、ビット0−19は領域1のためのベースアドレスを
示し、ビット0は「アドレス(ADDRESS)」のビ
ット0に対応し、ビット1は「アドレス」のビット1に
対応し、かつ以下同様であり、ビット20−31はリザ
ーブされている。リセットに応じて、このフィールドは
$00000にデフォールトする。この領域のベースア
ドレスはアドレスマップ内の任意のアドレスにプログラ
ムできるが、それはデータプロセッサ30の他のブロッ
クまたはモジュールとオーバラップしてはならない。
「CS1オプションレジスタ」と名付けられた、レジス
タ217は領域1のためのオプションレジスタである。
それは前の表4に規定されているように、レジスタ21
2に対するものと同じ符号化を有する32ビットのレジ
スタである。リセットに応じて、PCONフィールドを
除き、すべてのビットはゼロにデフォールトし、該PC
ONフィールドはデータプロセッサ30がチップ選択モ
ードにあれば$0にデフォールトし、さもなければ$3
にデフォールトする。
域に対応する5つの他のオプショレジスタを含む。図1
3は、「CS1オプションレジスタ」および「CS5オ
プションレジスタ」と名付けられ、かつ領域1および5
にそれぞれ関連する代表的なオプションレジスタ217
および219を示す。これらのオプションレジスタのお
のおのはレジスタ212と同じビットフィールド定義を
有している。しかしながら、リセットに応じて、すべて
のビットおよびビットフィールドは0にクリアされる。
れた、レジスタ215はピン構成段240におけるある
ピンに対応するオプションレジスタであり、かつ上に定
義したPCON,BYTEおよびREGIONフィール
ドのみを含む。PCONフィールドはもしこのピンがチ
ップ選択モードにあればリセットに応じて2にデフォー
ルトし、さもなければ3にデフォールトし、フィールド
BYTEおよびREGIONは0にデフォールトする。
「CS6オプションレジスタ」および「CS11オプシ
ョンレジスタ」と名付けられた代表的なレジスタ220
および221を含む、特定の領域に関連しないオプショ
ンレジスタはレジスタ215と同じビットフィールド定
義を有する。しかしながら、リセットに応じて、フィー
ルドPCONはもし対応するピンがチップ選択モードに
あれば0にクリアされ、かつそれ以外は3にセットされ
る。レジスタ215と同様に、これらの付加的なオプシ
ョンレジスタのBYTEおよびREGIONフィールド
はリセットに応じて0にクリアされる。
4が関連している。レジスタ211,212,213お
よび214はおのおのそれらのビットをデコード論理ブ
ロック224への出力として提供する。さらに、ブロッ
ク1を(専用のブートサブブロックに加えて)ブロック
0への対にされたサブブロックとして供するため、ブロ
ック1に関連するデコード論理ブロック225は出力信
号をデコード論理ブロック224の入力に提供する。こ
れらの出力信号は図3に示されたマルチレベル保護機構
のために必要な「アドレス整合(ADDRESS MA
TCH)」および「属性整合(ATTRIBUTE M
ATCH)」信号である。メインブロックは優先度実施
回路58の機能を導入していることに注目すべきであ
る。デコード論理ブロック224は外部バスインタフェ
ース33を通してCPUコア31から入力「アドレス」
および「属性」を受信する。デコード論理ブロック22
4は始めに前記「アドレス」がブート領域または専用の
ブートサブブロック内にあるかをチェックする。デコー
ド論理ブロック224はこれを前記「アドレス」が対応
するベースアドレスレジスタのベースアドレスフィール
ドのBSIZE内にあるか否かを判定することによって
行う。次に、デコード論理ブロック224は入力「属
性」を対応するオプションレジスタにプログラムされた
ものと比較する。
2ビットのアドレスである。デコード論理ブロック22
4は該「アドレス」の(BSIZEフィールドによって
決定される)有意ビット(significant b
its)をベースアドレスレジスタに格納された値およ
びオプションレジスタのBSIZEフィールドと比較す
る。もしすべての有意アドレスビットが整合すれば、デ
コード論理ブロック224はアドレス整合を検出する。
性」をデコードしかつそれらを次のようにしてレジスタ
212からの対応するビットに対してチェックを行う。
デコード論理ブロック224はWPビットに対してRD
/*WR属性を比較し、もしRD/*WRが論理ハイで
あるかあるいはRD/*WRが論理ローであってWPが
クリアされていれば、デコード論理ブロック224はこ
のビットに対して属性整合を検出する。デコード論理ブ
ロック224は前記SUPER属性をSUPERビット
と比較しかつもしSUPER属性が論理ハイであるかあ
るいはSUPER属性が論理ローであってSUPERビ
ットがクリアされていればこのビットに対して属性整合
を検出する。デコード論理ブロック224はINSTR
/*DATA属性をDSPACEビットに対して比較
し、かつもしINSTR/*DATAが論理ローである
か、あるいはもしINSTR/*DATAが論理ハイで
あってDSPACEがクリアされていればこのビットに
対して属性整合を検出する。もしすべてのプログラムさ
れた属性がこのようにして対応する「属性」信号と整合
すれば、デコード論理ブロック224は属性整合を検出
する。
域において「アドレス整合」および「属性整合」の双方
を検出すれば、それは次により高い優先度のサブブロッ
クが該整合をオーバライドするか否かを見るためにチェ
ックを行う。例えば、もしデコード論理ブロック224
が領域0および専用のブートサブブロックの双方の中の
アドレスへのアクセスを検出すれば、レジスタ214に
規定された属性は該アクセスが行われるか否かを制御す
る。デコード論理ブロック224はもし前記専用のブー
トサブブロック内に属性整合がなければ、領域0内にア
ドレスおよび属性双方の整合があってもそのサイクルが
行われるのを禁止することになる。
ング制御段230は2つの制御ユニット231および2
32、そして制御ユニット231および232の間に接
続された早期パイプライン制御ユニット233を含む。
タイミング制御段230は外部バス21にチップ選択信
号を提供するためのアクセス状態マシンとして機能し、
かつ制御ユニット231および232のおのおのは「デ
コードバス」201に接続された入力を有し、該入力に
よってアドレスデコード段210のデコード論理ブロッ
クからデコードされた信号を受信し進行中のバスサイク
ルが6つの利用可能な領域の1つまたは専用のブートサ
ブブロックのアドレスおよび属性と整合するか否かを指
示する。もし前記領域の1つが整合を検出すれば、タイ
ミング制御段230の制御ユニットの1つが「タイミン
グバス」202に対し順次的なタイミング情報を提供し
て与えられたプログラムされたインタフェースタイプに
対して適切なタイミングを反映する。
2に対し3つのタイミング制御信号、すなわち*CE1
タイミング(*CE1 TIMING),*OE1タイ
ミング(*OE1 TIMING)および*WE1タイ
ミング(*WE1 TIMING)を提供する。同様
に、制御ユニット232はタイミングバス202に対し
3つの制御信号、すなわち*CE2タイミング(*CE
2 TIMING),*OE2タイミング(*OE2
TIMING)および*WE2タイミング(*WE2
TIMING)を提供する。
ード論理ブロック224は領域0へのアクセスを認識し
かつそれに応じて制御信号をデコードバス201に提供
する。タイミング制御段230においては、制御ユニッ
ト231のような制御ユニットはこのバスサイクルと関
連するものとなりかつこのアクセスの係属の間にこのア
クセスのためにタイミングバス202に対してタイミン
グ信号を提供する。第2のアクセスは第1のアクセスの
間に行うことができかつアドレスデコード段210のア
ドレスデコーダはその対応するプログラム可能領域であ
ってそのオプションレジスタにプログラムされたものと
整合する属性を有するものへのアクセスを認識しかつ制
御信号をデコードバス201に提供する。制御ユニット
232は次にインタフェースタイプによって決定される
このアクセスに対する1つまたはそれ以上のチップ選択
制御信号をオーバラップさせるためにタイミングバス2
02に対しタイミング信号の提供を始めることができ
る。
サイクルを所有する領域に対するオプションレジスタの
ITYPEフィールドに応じておのおののチップ選択機
能にん対するタイミング信号を提供する。チップ選択回
路32が実施するインタフェースタイプに対する信号タ
イミングは図14〜図19を参照してよりよく理解する
ことができる。これらのタイミング図のおのおのにおい
て、引続くローからハイへの「クロック」遷移はt1,
t2,t3その他で示されている。「アドレス(ADD
RESS)」、「データ(DATA)」および制御信号
のアクティブなまたは有効な時間はそのアクセスを適切
に識別するために単数または複数の番号によって示され
ている。これらのタイミング図は典型的な信号タイミン
グを示すことに注意を要する。実際の信号タイミング波
形は集積回路の製造プロセス条件が変われば異なるもの
である。いくつかの信号は外部バスインタフェース33
によって提供されるが、インタフェースのよりよい理解
を可能にするために図示されている。図14〜図19に
おいて、矢印は信号の依存性または因果関係を表してい
る。
イミング図を示し、このインタフェースタイプ$0はゼ
ロ待機状態の、アンロック装置(すなわち、1クロック
周期より小さいかまたは等しい出力バッファターンオフ
時間を有する装置)をアクセスするための包括的(ge
neric)非同期インタフェースである。該非同期イ
ンタフェースは「アドレス(ADDRESS)」および
チップ選択信号(*CEおよび、*OEまたは*WE)
がアクセスの終りまで有効であることを必要とする。し
たがって、同じ装置への引き続くアクセスは前のアクセ
スの完了前には行なうことができず、オーバラップする
アクセスは許容されない。図14は、読出しサイクルと
これに続く書込みサイクルを示す。読出しサイクルおよ
び書込みサイクルの双方の間に、アクセスされた装置は
A1のようなアドレスをCE1の立下りエッジのような
信号*CEのアクティベイションのある遅延時間の後に
使用する。読出しサイクルの間、アクセスされた装置は
OE1の立下りエッジのような信号*OEのアクティベ
イションの後のある遅延時間内に「データ(DAT
A)」を出力として(および外部バスインタフェース3
3への入力として)提供する。書込みサイクルの間、ア
クセスされた装置はWE2の立上りエッジのような信号
*WEのインアクティベイションのある遅延時間後にD
2(これは外部バスインタフェース33の出力である)
のようなデータエレメントをラッチする。非同期メモリ
装置の一例はモトローラ・インコーポレイテッドから入
手可能なMCM62995A型メモリチップであり、こ
れはアドレスラッチイネーブル(*ALE)信号入力を
持つことに加えて非同期モードで機能することもでき
る。
同様であるが、2クロック周期の出力バッファターンオ
フ時間を備えた装置をアクセスするために包括的(ge
neric)非同期インタフェースに適用される。した
がって、このアクセスに関連する信号のタイミングは図
14に示されたものと同様であるが、全く同じではな
い。読出しサイクルに対しては、チップ選択回路32は
引き続く装置が外部バス21上に「データ(DAT
A)」をドライブできるようになる前にそれが信号*O
Eをデアクティベイトした後1クロック周期待機するこ
とになる。引き続く書込みサイクルに対しては、チップ
選択回路32は前の*OEをデアクティベイトした後1
クロック周期までは外部バスインタフェース33がデー
タをドライブするのを禁止する。
イミング図を示し、このインタフェースタイプ$2は非
同期*OEを有する同期インタフェースである。この非
同期インタフェースを備えたメモリ装置は「クロック
(CLOCK)」を受けるための入力を有し、「アドレ
ス(ADDRESS)」および「データ(DATA)」
をローからハイへのクロックの遷移に応じてラッチす
る。読出しアクセスの間は、メモリ装置は信号*OEに
応じて非同期的にデータを提供する。図15は読出しサ
イクルとこれに続く書込みサイクルとを示す。チップ選
択信号に加えて、このインタフェースアクセスタイプを
備えた装置は外部バスインタフェース33によって提供
される“*WR”と名付けられた書込み信号を観察し
て、アドレスフェーズの間に、アクセスが読出しアクセ
スであるかあるいは書込みアクセスであるかを決定す
る。したがって、t2において、アクセスされた装置は
そのアクセスが読出しアクセスであることを認識しかつ
A1をラッチする。チップ選択回路32は信号*OEを
アクティベイトし、かつOE1の立下りエッジはアクセ
スされた装置に「データ」を提供させ、この「データ」
は外部バスインタフェース33への入力となる。
は入力「アドレス」をラッチする能力を有し、したがっ
て同じ装置への次のアクセスは前のアクセスとオーバラ
ップすることができ、かつそのような装置は信号*OE
がアクティベイトされるまで読出しアクセスに際してそ
の内部データをホールドオフすることができる。したが
って、引き続く書込みサイクルのアドレスフェーズは読
出しサイクルのデータフェーズの終りにオーバラップす
ることができる。チップ選択回路32はアクセスされた
装置にアドレスA2をラッチさせるためt3の前に信号
*CEをアクティベイトする。信号*WRはt3におい
てアクティブであるから、アクセスされた装置は書込み
アクセスを認識する。読出しアクセスのデータフェーズ
の完了後、チップ選択回路32は信号*WEをアクティ
ベイトしてt5において書込みサイクルのデータフェー
ズを完了させるためにアクセスされた装置にデータをラ
ッチさせる。
回路32が2つの引き続くインタフェースタイプ$2の
アクセスをオーバラップさせる能力を切り離して示す。
しかしながら、データプロセッサ30はあり得るバス競
合に対し余分の保護を提供するためにこのオーバラップ
を許容しない。データプロセッサ30においては、外部
バスインタフェース33はチップ選択回路32が第2の
アクセスのアドレスフェーズをオーバラップさせること
ができるほど充分に早くチップ選択回路32に対し適切
な「ハンドシェイク」を提供しない。したがって、外部
バスインタフェース33は実際にA2を提供せず、かつ
チップ選択回路32はt4のあるセットアップ時間前ま
で*CEおよび*WR信号をアクティベイトしない。
ス」として知られた、インタフェースタイプ$3は前に
図5に示されている。インタフェースタイプ$3に対し
ては、チップ選択回路32は、図15に示された、イン
タフェースタイプ$2に対するものと同様に書込みサイ
クルを行なうことに注意を要する。
域」として知られた、インタフェースタイプ$5は「タ
イプI」バーストインタフェースを有しかつ非同期*O
E信号を使用する。チップ選択回路32は4つのサイク
ルの固定バースト長を実施する。タイプIバーストイン
タフェースはアクセスされた装置にそれぞれデータをド
ライブ出力させあるいはデータをラッチ入力させるため
に*OEおよび*WE信号を使用する。このインタフェ
ースはまたアクセスされた装置がバーストの次のビート
をいつ出力すべきかを制御するために*BDIP信号を
必要とする。タイプIバーストインタフェース装置はア
ドレスラッチを有し、したがって装置への次のアクセス
のアドレスは前のアクセスとオーバラップすることがで
きる、すなわち、アクセスのアドレスは「アドレス(A
DDRESS)」が「クロック(CLOCK)」のロー
からハイへの遷移に際しラッチされた後に有効であるこ
とを必要としない。
用する読出しサイクルのタイミング図の例を示す。図1
6に示された例では、対応するオプションレジスタの領
域のACK_ENビットは外部アクノレッジ信号を可能
にするよう構成される、すなわち、クリアされる。時間
t2において、アクセスされた装置は同期的に「アドレ
ス」をラッチしかつ信号*AACKのアクティベイショ
ンによって示されるように時間t2においてアドレスフ
ェーズを完了する。しかしながら、t2において、アク
セスされた装置は信号*TAをインアクティブに保ち、
かつチップ選択回路32は待機状態を挿入しなければな
らない。引き続き、時間t3において、アクセスされる
装置はそれがデータフェーズを完了する用意ができてい
ることを示すために信号*TAをアクティベイトし、か
つ最初の「データ」エレメントD10を提供する。外部
バスインタフェース33はそれが引き続くローからハイ
への「クロック」の遷移に応じてバーストの次のビート
を予期していることを示すために信号*BDIPをアク
ティベイトする。外部バスインタフェース33は遷移t
4,t5およびt6において、それぞれ、引き続くデー
タエレメントD11,D12およびD13をラッチす
る。外部バスインタフェース33はt6の前に信号*B
DIPをデアクティベイトし、データエレメントD13
が該バーストの最後のビートであることを示す。アクセ
スされた装置は信号*OEのインアクティベイションの
後ある遅延時間までデータエレメントD13を有効に保
つ。
引き続くサイクルにつきアクセスされたとき、引き続く
アクセスのアドレスフェーズが前のアクセスのデータフ
ェーズとオーバラップできるようにする。アクセスされ
た装置は前のバーストの最後のビートに応じて第2のア
クセスを認識する。したがって、図16に示されるよう
に、外部バスインタフェース33は引き続くアドレスA
2を提供しかつチップ選択回路32はt3のあるセット
アップ時間前に信号*CEをアクティベイトし、かつア
クセスされた装置は時間t6のあるセットアップ時間前
に信号*AACKを提供することによりこの第2のアク
セスのアドレスフェーズを完了する。
ような)タイプIバーストインタフェースを使用した書
込みサイクルのタイミング図を示す。図16に示される
ように、対応するオプションレジスタの領域のACK_
ENビットは外部アクノレッジ信号を許容するよう構成
されており、すなわち、クリアされている。時間t2に
おいて、アクセスされた装置は同期的に「アドレス」を
ラッチしかつ信号*AACKのアクティベイションによ
って示されるようにアドレスフェーズを完了する。時間
t2において、アクセスされた装置はそれがデータフェ
ーズを完了する用意ができていることを示すために信号
*TAをアクティベイトしかつ第1の「データ」エレメ
ントD10をラッチする。信号*BDIPは外部バスイ
ンタフェース33が引き続くローからハイへのクロック
の遷移に応じてバーストの次のビートを提供することを
示すためにアクティベイトされる。データプロセッサ3
0は遷移t3,t4およびt5に応じて、それぞれ、引
き続くデータエレメントD11,D12およびD13を
ドライブする。時間t5において、信号*BDIPはイ
ンアクティブであり、データエレメントD13はバース
トの最後のビートであることを示す。図16と同様に、
図17はオーバラップするアクセスのアドレスフェーズ
を示しており、この第2のアクセスのアドレスフェーズ
は時間t5においてバーストの最後のビートの間に終了
する。
バースト」として知られる、インタフェースタイプ$7
は前に図6に示した読出しアクセスをサポートする。こ
のインタフェースタイプはその内部データを信号*OE
がアクティベイトされるまでホールドオフすることがで
きる。このインタフェースは非同期インタフェースとし
て機能することができるが、TA_DLYフィールドに
よって規定される数の待機状態の後かつ信号*OEがア
クティベイトされた後にのみデータを提供する。インタ
フェースタイプ$7はタイプIインタフェースであり、
その書込みサイクルタイミングは図17に示されてい
る。
I」バーストインタフェースであり*OE信号を必要と
しないが、代わりに*LAST信号を使用する。信号*
LASTがローからハイへのクロック遷移のあるセット
アップ時間前にアクティベイトされたとき、タイプII
装置は該クロック遷移に続きそのデータ出力バッファを
ハイインピーダンス状態に設定する。*CE信号は装置
のアクセスの潜伏(latency)または待機状態の
間アクティブに留まっていなければならない。このタイ
プの装置はまた*TS信号を必要とする。
出しインタフェースのタイミング図を示す。図示された
例では、アクセスされた装置は2つの待機状態を有し、
かつそれ自身のアクノレッジ信号を戻す。アドレスフェ
ーズは、アクセスされた装置が信号*AACKをアクテ
ィベイトする、t3まで終了しない。タイプIIバース
トインタフェースの下では、信号*CEは装置の潜伏
(latency)期間の間アクティブに留まってお
り、かつしたがって*CEは、データフェーズが開始す
る、t3の後までアクティブに留まっている。このイン
タフェースのアクセスタイプは*OE信号を有しない。
アクセスされた装置はt4で始まる引き続くローからハ
イへのクロック遷移に応じて信号*TAをアクティベイ
トする。4ビートバースト転送はt7で完了し、かつそ
の完了は外部バスインタフェース33が信号*LAST
をアクティベイトすることによって通知される。
アドレスフェーズが前のアクセスのデータフェーズとオ
ーバラップすることを許容する。したがって、図18に
示されるように、チップ選択回路32は引き続くアドレ
スA2を提供しかつt4のあるセットアップ時間前に信
号*CEをアクティベイトする。アクセスされた装置は
引き続くアクセスのアドレスフェーズを認識しかつ時間
t7において、信号AACKのアクティベイションによ
って示されるように、A2をラッチする。信号*CEは
CE2の間アクティブに留まらなければならないが、こ
れは(t7に引き続き)第2のアクセスのデータフェー
ズが生じるまでである。このタイプのアクセスされた装
置はアドレスラッチを有し、したがってそれは次のアド
レスフェーズを早くもt7にA2をラッチすることによ
って完了することができる。
込みインタフェースのタイミング図を示す。前と同様
に、アクセスされた装置は2つの待機状態を有し、かつ
t3にAACKを含む、それ自身のアクノレッジ信号を
戻し転送のアドレスフェーズを完了する。タイプIIバ
ースト読出しサイクルの場合と同様に、信号*CEは装
置の潜伏の期間の間アクティブに留まっており、かつし
たがって、データフェーズが開始する、t3の後まで*
CEはアクティブに留まっている。外部バスインタフェ
ース33はt4で始まる引き続くクロックサイクルに際
しデータエレメントD10,D11,D12およびD1
3を提供し、かつこれらのデータエレメントはアクセス
された装置によってラッチされる。アクセスされた装置
はt4で始まる引き続くクロックサイクルに応じて信号
*TAのアクティベイションによりバーストの各ビート
のデータフェーズの終了を指示する。タイプIIバース
ト読出しサイクルの場合と同様に、4ビートバースト転
送はt7で完了し、かつその完了は外部バスインタフェ
ース33が信号*LASTをアクティベイトすることに
よって通知される。引き続くサイクルのアドレスフェー
ズは図18に示されたものと同様にしてオーバラップす
ることができる。
えた同期インタフェース」インタフェースタイプとして
知られた、インタフェースタイプ$9は前に図7におい
て示したように読出しアクセスを行なう。このタイプは
それが第2のアクセスのアドレスフェーズを前のアクセ
スの早期同期*OEとオーバラップさせる点を除きイン
タフェースタイプ$3と同様のものである。インタフェ
ースアクセスタイプ$9の書込みアクセスは前に図15
に示した一般的な同期書込みアクセスと同じである。
A〜$Fはリザーブされている。もしタイミング制御段
230のアクティブな制御ユニットがこれらのリザーブ
されたタイプの1つを備えたインタフェースへのアクセ
スを検出すれば、それはいずれのチップ選択タイミング
制御信号の発生をも禁止し、それによってチップ選択発
生ユニット200が何らの対応するメモリアクセスも行
なわないようにされる。したがって、このフィールドの
正しくない符号化を生じるソフトウェアエラーは不当な
アクセスを生じることはない。
フェースをサポートするため非常に柔軟性がある。しか
しながら、チップ選択回路32がサポートするインタフ
ェースの組は異なるアプリケーションに適応させるため
実施例によって変わり得る。さらに、チップ選択回路3
2は高度のパイプライン化を可能にするインタフェース
をサポートし、データプロセッサ30の性能を増強す
る。特に、インタフェースアクセスタイプ$3,$7お
よび$9は知られたインタフェースに対し大幅に性能を
改善する。インタフェースアクセスタイプ$3,$7お
よび$9と共に使用するためのメモリ装置は伝統的な直
列(クロックド)回路設計技術を使用してここに図示さ
れたタイミングに従うよう現存するメモリ装置を変更す
ることによって構成できる。
め、早期パイプライン制御ユニット233は2つの主な
場合を検出する。第1の場合は同じ領域またはチップに
対する2つのアクセスの場合であり、それらのアクセス
はせいぜい(もし最初のアクセスの潜伏が判定できれ
ば、すなわち、ACK_EN=1であれば)次のアドレ
スを始めのアクセスのデータフェーズとオーバラップさ
せることができる。例えば、もし始めのアクセスがパイ
プライン化可能な装置に対するものであれば、同じ装置
への第2のアクセスは最初のアクセスがそのデータフェ
ーズを完了する用意ができるまで待機することになる。
しかしながら、第2のアクセスのアドレス(または*C
E)は最初のアクセスのデータとオーバラップすること
ができる。
プへの2つのアクセスに対するものである。第2の場合
については、2つの異なるチップまたは領域へのアクセ
スをオーバラップさせるため、タイミング制御段230
は1組のパイプライン化ルールを実施してデータの完全
性および適切なサイクル終了を保証する。表13はこれ
らのルールをより詳細に示す。
スとこれに続く他の領域への他の読出しアクセスに関す
る。この場合、チップ選択回路32は第2の読出しを第
1の読出しとパイプライン化することになる。
く読出しアクセスの場合をカバーする。この場合、チッ
プ選択回路32は第2の読出しを第1の読出しとパイプ
ライン化することになる。
スとこれに続く他の書込みアクセスの場合をカバーす
る。この場合、いくつかの装置は書込みサイクルのデー
タが「アドレス」または*CEが有効になった後1「ク
ロック」サイクルで利用可能になることを期待する。も
しそうでなければ、装置は書込みサイクルを中止する。
もし両方のアクセスがチップ選択回路32によって終了
すれば(すなわち、ACK_ENが両方の領域のオプシ
ョンレジスタにおいてセットされれば)、チップ選択回
路32はそれらのアクセスを第2の書込みサイクルの*
CEをアクセスすることによって第1の書込みサイクル
の最後のデータフェーズとオーバラップさせることにな
る。バースト書込みに他の書込みが続く場合について
は、チップ選択回路32は最後のデータビートの最初の
書込みの指示(*BDIPまたは*LAST)がアクテ
ィベイトされた後に第2の書込みサイクルに対する*C
Eをアクティベイトする。
イクルが続く場合をカバーする。チップ選択回路32は
読出しサイクルが完了する前に書込みサイクルの*CE
をアクティベイトすることによってアクセスをオーバラ
ップさせることができる。しかしながら、図示された実
施例では、外部バスインタフェース33はこのオーバラ
ップを可能にするためにチップ選択回路32に対して適
切な「ハンドシェイク」を提供しない。外部バスインタ
フェース33は書込みサイクルに対する*CEのアクテ
ィベイションの前に書込みサイクルの「アドレス」を提
供する。
関し、この場合いずれのアクセスの潜伏性(laten
cy)(すなわち、待機状態の数)も未知である(すな
わち、ACK_ENがクリアされている)2つの連続す
るアクセスに関する。この場合、チップ選択回路32は
第2のアクセスがバスが利用可能になるまでデータをホ
ールドオフできるインタフェースタイプを備えた領域に
対するものである場合にのみ2つのアクセスをパイプラ
イン化する。例えば、第1のアクセスはACK_ENが
クリアされている領域に対するものであり、かつ第2の
アクセスはACK_ENがセットされているインタフェ
ースアクセスタイプ$8を備えた領域に対するものであ
る。この場合、チップ選択回路32は第1のアクセスが
完了するまで第2のアクセスをホールドオフしなければ
ならず、それは第2の領域は*OEなしにそのデータを
ホールドオフすることができないかもしれないからであ
る。もし第1のアクセスが未知の潜伏性を有する領域に
対するものでありかつ第2のアクセスが同じ領域に対す
るものであれば、チップ選択回路32は、該チップ選択
回路32が同じ領域に対する引き続く*CEをアクティ
ベイトできるようにする、外部*AACKを待機する。
ルール番号6は第1のアクセスが、専用のダイナミック
RAM(DRAM)コントローラのような、チップ選択
回路32によって規定されていない領域に対するもので
あり、かつ第2のアクセスがチップ選択回路32によっ
て規定されている他の領域に対するものである場合をカ
バーする。この場合、第1の領域はそれ自身のチップ選
択信号を提供し、したがってインタフェースアクセスタ
イプおよびラテンシー(latency)はチップ選択
回路32によって知られていない。したがって、チップ
選択回路32は第2のアクセスを第1のアクセスとパイ
プライン化しない。
された4ビートバースト読出しアクセスと、これに続く
他の領域への読出しの場合をカバーする。この場合、チ
ップ選択回路32はもし第2のアクセスがパイプライン
化可能でありかつそのデータをホールドオフできる領域
に対するものであれば第2の読出しをパイプライン化す
る。もし第2の領域が$8のインタフェースアクセスタ
イプを有していれば、それはそのデータをホールドオフ
できずかつチップ選択回路32は第2のアクセスをパイ
プライン化しない。
スと、これに続く非同期領域への第2のアクセスをカバ
ーする。この場合、チップ選択回路32は第2のアクセ
スをパイプライン化せず、それは第2の領域はパイプラ
イン化可能でないからである。
セスをカバーする。この場合、チップ選択回路32は第
2のアクセスを第1のものとパイプライン化せず、それ
は外部アドレスおよびデータバスの双方がその完了まで
に第1のアクセスのために利用可能でなければならない
からである。
フェース33の双方はこれらのパイプライン化ルールを
実施するために組合わされることに注意を要する。いく
つかの場合、外部バスインタフェース33が制御を行な
う。ルール番号4については、図15の説明に関連して
上で述べたように、チップ選択回路32はパイプライン
化をサポートするが外部バスインタフェース33はサポ
ートしない。外部バスインタフェース33はまたルール
番号9に対するパイプライン化を可能にするのに充分早
く*AACKまたは*TAハンドシェイクを提供しな
い。他の場合には、チップ選択回路32は非両立的(i
ncompatible)アクセスを認識する。
40は、代表的なピン構成論理回路241,242,2
43および248を含め、13のピン構成論理回路を含
む。各々のピン構成論理回路は「デコードバス(DEC
ODE BUS)」201に接続された第1の入力、
「タイミングバス(TIMING BUS)」202に
接続された第2の入力、および専用のチップ選択信号を
提供するための出力を有する。ピン構成論理回路241
は“CSBOOT”と名付けられた出力信号を提供す
る。ピン構成論理回路242は“CS0”“或いは“C
SBOOT *OE”と名付けられた出力信号を提供す
る。ピン構成論理回路243は“CS1”と名付けられ
た出力信号を提供する。ピン構成論理回路248は“C
S11”と名付けられた出力信号を提供する。
を通してプログラム可能にチップ選択信号を提供する。
しかしながら、高度に集積されたデータプロセッサまた
はマイクロコントローラにおいて伝統的に行われている
ように、該ピンはデータプロセッサ30の他のピン機能
またはポートと共用することができかつプログラム可能
に選択でき、それによって出力信号を異なるエンドユー
ズのアプリケーションのために構成することができる。
たが、当業者には本発明が数多くの方法で変更できるこ
とおよび上に特に示しかつ説明したもの以外の数多くの
実施例を取り得ることを理解するであろう。したがっ
て、添付の特許請求の範囲により本発明の真の精神およ
び範囲内に入る本発明の全ての変更をカバーするものと
考える。
ック図である。
回路の態様を示すもので、図1のデータ処理システムの
メモリマップの一部を示すブロック図である。
を示すブロック図である。
スタイプ回路を示すブロック図である。
メモリアクセスタイプを示すタイミング図である。
メモリアクセスタイプを示すタイミング図である。
メモリアクセスタイプを示すタイミング図である。
プ選択制御回路を示すブロック図である。
す部分的ブロックおよび部分的論理図である。
のタイミング制御段を示すブロック図である。
ブロックを示すブロック図である。
マップを示すブロック図である。
ック図である。
れる1つのインタフェースタイプを示すタイミング図で
ある。
れる1つのインタフェースタイプを示すタイミング図で
ある。
れる1つのインタフェースタイプを示すタイミング図で
ある。
れる1つのインタフェースタイプを示すタイミング図で
ある。
れる1つのインタフェースタイプを示すタイミング図で
ある。
れる1つのインタフェースタイプを示すタイミング図で
ある。
ROM) 23 スタティックランダムアクセスメモリ(SRA
M) 24,25 入力/出力(I/O)チップ 30 データプロセッサ 31 CPUコア 32 チップ選択回路 33 外部バスインタフェース 34 内部バス 50 マルチレベル保護回路 60 プログラム可能アクセスタイプ回路 80 モジュール方式チップ選択制御回路 90 アドレスデコード段 100 タイミング制御段 110 ピン構成段 120 ピン構成論理回路 130 ピン機能レジスタ 140 オベイ論理部 150 ピン機能出力部 160 タイミング制御段の一部 170 第1の制御ユニット 180 第2の制御ユニット 190 レジスタアクセス回路 200 チップ選択発生ユニット 210 アドレスデコード段 230 タイミング制御段 240 ピン構成段
Claims (3)
- 【請求項1】 プログラム可能なメモリアクセスインタ
フェースタイプを備えた集積回路マイクロプロセッサ
(30)であって、 命令を実行しかつメモリをアクセスするための中央処理
ユニット(CPU)(31)、 前記CPU(31)に結合されかつあるメモリ領域に関
連するオプションレジスタ(61)であって、該オプシ
ョンレジスタ(61)は符号化された値(62)を格納
するもの、 前記オプションレジスタ(61)に結合され前記CPU
(31)が前記メモリ領域をアクセスすることに応じて
デコードされた信号を提供するため前記符号化された値
(62)をデコードするためのデコーダ(63)であっ
て、前記デコードされた信号は正当な状態およびリザー
ブされた状態を含む複数の状態の1つをとるもの、そし
て前記CPU(31)にかつ前記デコーダ(63)に結
合されて、前記デコードされた信号が正当な状態にある
場合には前記デコードされた信号に対応するプログラム
可能なインタフェースタイプによって規定されるタイミ
ング特性を有する複数の外部制御信号をアクティベイト
するか、あるいは前記デコードされた信号がリザーブさ
れた状態にある場合には前記複数の外部制御信号をイン
アクティブに保つ、アクセスコントローラ(64)、 を具備し、それによって前記集積回路マイクロプロセッ
サ(30)が、ソフトウェアエラーによって規定されて
いないメモリアクセスが引き起こされることを防止する
ことを特徴とする、プログラム可能なメモリアクセスイ
ンタフェースタイプを備えた集積回路マイクロプロセッ
サ(30)。 - 【請求項2】 メモリを同期的にアクセスする方法であ
って、 第1のクロック周期の間に第1のメモリアクセスのため
の第1のアドレスを提供する段階、 所定の数の待機状態だけ前記第1のクロック周期に引き
続く第2のクロック周期の間に前記第1のメモリアクセ
スのデータフェーズを指示する第1の制御信号をアクテ
ィベイトする段階、そして前記第2のクロック周期のす
ぐ後に続く第3のクロック周期の間に前記第1のアドレ
スによってアクセスされた第1のデータエレメントを受
け取る段階、 を具備することを特徴とするメモリを同期的にアクセス
する方法。 - 【請求項3】 メモリを同期的にアクセスする方法であ
って、 クロック信号の第1の遷移の少なくとも第1の所定のセ
ットアップ時間前に第1のメモリアクセスのための第1
のアドレスを提供する段階、 前記クロック信号の前記第1の遷移の少なくとも第2の
所定のセットアップ時間前に前記第1のメモリアクセス
のためのチップイネーブル信号をアクティベイトする段
階、 所定の数の待機状態だけ前記クロック信号の前記第1の
遷移に引き続く前記クロック信号の第2の遷移の第3の
所定のセットアップ時間前に前記第1のメモリアクセス
のデータフェーズを指示する出力イネーブル信号をアク
ティベイトする段階、そして前記クロック信号の前記第
2の遷移に続く前記クロック信号の第3の遷移時に前記
第1のアドレスによってアクセスされた第1のデータエ
レメントを受ける段階、 を具備することを特徴とするメモリを同期的にアクセス
する方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/298,892 US5727005A (en) | 1994-08-31 | 1994-08-31 | Integrated circuit microprocessor with programmable memory access interface types |
US35376494A | 1994-12-12 | 1994-12-12 | |
US08/298,892 | 1994-12-12 | ||
US08/353,764 | 1994-12-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08166902A true JPH08166902A (ja) | 1996-06-25 |
Family
ID=26970929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7242437A Pending JPH08166902A (ja) | 1994-08-31 | 1995-08-28 | プログラム可能なメモリアクセスインタフェースタイプを備えた集積回路マイクロプロセッサおよび関連する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6079001A (ja) |
EP (1) | EP0700001B1 (ja) |
JP (1) | JPH08166902A (ja) |
KR (1) | KR100391726B1 (ja) |
CN (1) | CN1169064C (ja) |
DE (1) | DE69513113T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5017258A (en) * | 1986-06-20 | 1991-05-21 | Shell Oil Company | Pipe rehabilitation using epoxy resin composition |
JP2005182832A (ja) * | 2003-12-22 | 2005-07-07 | Micronas Gmbh | メモリアクセスを制御するための方法および装置 |
JP2011081553A (ja) * | 2009-10-06 | 2011-04-21 | Renesas Electronics Corp | 情報処理装置及びその制御方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5963609A (en) * | 1996-04-03 | 1999-10-05 | United Microelectronics Corp. | Apparatus and method for serial data communication between plurality of chips in a chip set |
US6324592B1 (en) | 1997-02-25 | 2001-11-27 | Keystone Aerospace | Apparatus and method for a mobile computer architecture and input/output management system |
US6289409B1 (en) * | 1998-08-25 | 2001-09-11 | Infineon Technologies North America Corp. | Microcontroller with flexible interface to external devices |
KR100303780B1 (ko) * | 1998-12-30 | 2001-09-24 | 박종섭 | 디디알 에스디램에서의 데이터 우선 순위 결정 장치 |
US6973101B1 (en) * | 2000-03-22 | 2005-12-06 | Cypress Semiconductor Corp. | N-way simultaneous framer for bit-interleaved time division multiplexed (TDM) serial bit streams |
US6314049B1 (en) * | 2000-03-30 | 2001-11-06 | Micron Technology, Inc. | Elimination of precharge operation in synchronous flash memory |
US6728150B2 (en) * | 2002-02-11 | 2004-04-27 | Micron Technology, Inc. | Method and apparatus for supplementary command bus |
ITMI20021185A1 (it) * | 2002-05-31 | 2003-12-01 | St Microelectronics Srl | Dispositivo e metodo di lettura per memorie non volatili dotate di almeno un'interfaccia di comunicazione pseudo parallela |
US7372928B1 (en) * | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
KR100506062B1 (ko) * | 2002-12-18 | 2005-08-05 | 주식회사 하이닉스반도체 | 복합형 메모리 장치 |
EP2196916A1 (en) * | 2008-12-12 | 2010-06-16 | IHP GmbH-Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik | GALS circuit block and GALS circuit device suitable for bursty data transfer |
CN102207919A (zh) * | 2010-03-30 | 2011-10-05 | 国际商业机器公司 | 加速数据传输的处理单元、芯片、计算设备和方法 |
DE102010032198A1 (de) | 2010-07-25 | 2012-01-26 | Elena Lingen | Behandlungsanlage für Regenwasser |
KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
US20120198181A1 (en) * | 2011-01-31 | 2012-08-02 | Srinjoy Das | System and Method for Managing a Memory as a Circular Buffer |
CN113468081B (zh) * | 2021-07-01 | 2024-05-28 | 福建信息职业技术学院 | 基于ebi总线的串口转udp的装置及方法 |
US20240160593A1 (en) * | 2022-11-16 | 2024-05-16 | STMicroelectronics S.r..l. | Asynchronous Controller for Processing Unit |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4851990A (en) * | 1987-02-09 | 1989-07-25 | Advanced Micro Devices, Inc. | High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure |
US5151986A (en) | 1987-08-27 | 1992-09-29 | Motorola, Inc. | Microcomputer with on-board chip selects and programmable bus stretching |
JP2752076B2 (ja) * | 1988-02-23 | 1998-05-18 | 株式会社東芝 | プログラマブル・コントローラ |
JPH0210451A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体記憶装置 |
JPH03144990A (ja) * | 1989-10-31 | 1991-06-20 | Toshiba Corp | メモリ装置 |
JP2762138B2 (ja) * | 1989-11-06 | 1998-06-04 | 三菱電機株式会社 | メモリコントロールユニット |
US5448744A (en) * | 1989-11-06 | 1995-09-05 | Motorola, Inc. | Integrated circuit microprocessor with programmable chip select logic |
EP0440456B1 (en) * | 1990-01-31 | 1997-01-08 | Hewlett-Packard Company | Microprocessor burst mode with external system memory |
JPH03248243A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 情報処理装置 |
US5335334A (en) * | 1990-08-31 | 1994-08-02 | Hitachi, Ltd. | Data processing apparatus having a real memory region with a corresponding fixed memory protection key value and method for allocating memories therefor |
US5291580A (en) * | 1991-10-04 | 1994-03-01 | Bull Hn Information Systems Inc. | High performance burst read data transfer operation |
US5367645A (en) * | 1992-06-12 | 1994-11-22 | National Semiconductor Corporation | Modified interface for parallel access EPROM |
US5418924A (en) * | 1992-08-31 | 1995-05-23 | Hewlett-Packard Company | Memory controller with programmable timing |
US5469544A (en) * | 1992-11-09 | 1995-11-21 | Intel Corporation | Central processing unit address pipelining |
US5559992A (en) * | 1993-01-11 | 1996-09-24 | Ascom Autelca Ag | Apparatus and method for protecting data in a memory address range |
US5511182A (en) * | 1994-08-31 | 1996-04-23 | Motorola, Inc. | Programmable pin configuration logic circuit for providing a chip select signal and related method |
US5502835A (en) * | 1994-08-31 | 1996-03-26 | Motorola, Inc. | Method for synchronously accessing memory |
-
1995
- 1995-08-25 DE DE69513113T patent/DE69513113T2/de not_active Expired - Lifetime
- 1995-08-25 EP EP95113366A patent/EP0700001B1/en not_active Expired - Lifetime
- 1995-08-28 JP JP7242437A patent/JPH08166902A/ja active Pending
- 1995-08-30 CN CNB951166719A patent/CN1169064C/zh not_active Expired - Lifetime
- 1995-08-31 KR KR1019950028885A patent/KR100391726B1/ko active IP Right Grant
-
1997
- 1997-06-04 US US08/868,622 patent/US6079001A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5017258A (en) * | 1986-06-20 | 1991-05-21 | Shell Oil Company | Pipe rehabilitation using epoxy resin composition |
JP2005182832A (ja) * | 2003-12-22 | 2005-07-07 | Micronas Gmbh | メモリアクセスを制御するための方法および装置 |
JP2011081553A (ja) * | 2009-10-06 | 2011-04-21 | Renesas Electronics Corp | 情報処理装置及びその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
DE69513113T2 (de) | 2000-06-21 |
DE69513113D1 (de) | 1999-12-09 |
CN1169064C (zh) | 2004-09-29 |
EP0700001B1 (en) | 1999-11-03 |
CN1139238A (zh) | 1997-01-01 |
KR960008543A (ko) | 1996-03-22 |
EP0700001A1 (en) | 1996-03-06 |
US6079001A (en) | 2000-06-20 |
KR100391726B1 (ko) | 2003-11-03 |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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