JPH02157955A - プロセッサのアドレスデータアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ等の逐次処理型のプロセ
ッサと、このプロセッサによりアクセスされるメモリ等
の周辺デバイスとから構成される、例えばマイクロコン
ピュータシステムのようなプロセッサシステムにおける
プロセッサのアドレスデータアクセス方法に関する。

（従来の技術） 第４図は、この種のプロセッサシステムの簡略化した構
成を示すものである。同図において１はプロセッサ、２
はメモリ、各種ＬＳＩ、Ｉ１０素子等の周辺デバイス、
Ａはアドレスバス、Ｄはデ−タバス、Ｃはコントロール
バスである。また、Ｋはクロック信号であり、プロセッ
サ１はこの信号Ｋに同期して動作する。更に、コントロ
ールバスＣ上の信号は、例えば読み出し制御信号や書き
込み制御信号である。

このシステムにおいてプロセッサ１が周辺デバイス２を
アクセスするタイミングを第５図及び第６図に示す。こ
こで、第５図は周辺デバイス２がらのアドレスデータの
読み出しタイミングを、また、第６図は周辺デバイス２
へのアドレスデータの書き込みタイミングをそれぞれ表
わしており、仮りに１′命令をクロック信号にの４サイ
クルとしである。

まず、第５図に沿って読み出しサイクルを説明する。最
初にプロセッサ１は、読み出したいアドレスデータのア
ドレス値をアドレスバスＡ上に出力し、次いで読み出し
制御信号をコントロールバスＣに出力する。上記アドレ
ス値によりアクセスされた周辺デバイス２は、読み出し
制御信号を受けてデータバスＤにデータを出力する。プ
ロセッサ１は、例えば読み出し制御信号の立上りのタイ
ミングでこのデータを取り込む。なお、図中ｔＡＡは、
周辺デバイス２がアドレス値を受は取ってからデータを
出力するまでの時間（アドレスアクセス時間）であり、
通常許容し得る最大値が規定される。

また、ｔＣＡは１周辺デバイス２が読み出し制御信号を
受は取ってからデータを出力するまでの時間（読み出し
データ遅延時間）であり、この時間も通常許容し得る最
大値が規定される。従って周辺デバイス２からデータを
読み出すための必要条件は、第５図のように読み出し制
御信号の立上りでデータを読み込むプロセッサ１の場合
では、読み出し制御信号が立ち上がるまでに周辺デバイ
ス２がデータを出力することである。

次に、第６図に沿って書き込みサイクルを説明する。最
初にプロセッサ１が書き込みたいアドレスデータのアド
レス値をアドレスバスＡ上に出力し、次いで書き込み制
御信号をコントロールバスＣに出力した後に書き込むべ
きデータを出力する。

上記アドレス値によりアクセスされた周辺デバイス２は
、書き込み制御信号を受け１例えばこの制御信号の立上
りに同期してデータを受は取る。

第６図中ｔＡＷは１周辺デバイス２がデータ書き込み時
に必要とするアドレスが有効な時間（アドレス有効時間
）である。また、ｔｃｗは１周辺デバイス２がデータ書
き込み時に必要とする書き込み制御信号が有効な時間（
書き込み制御信号パルスＩＩＩりである。更に、ｔｂｗ
は、周辺デバイス２が。

データ書き込み時以前に必要とするデータの有効時間（
データセットアツプ時間）であり、ｔＤｌｌは。

周辺デバイス２が書き込み時以降に必要とするデータの
有効期間（データホールド時間）である。これらの時間
は、通常許容し得る最小値が規定される。従って周辺デ
バイス２にデータを書き込むための必要条件は、プロセ
ッサーが出力する信号のタイミング、すなわちｔＡｗ＋
　ｔｃＷ＋　　ＤＷ＋　ｔＤＫに相当する時間が、周辺
デバイス２が必要とするし＾Ｗ＄　ｔ　ＣＷ＊　ｔ　ｔ
＋ｗｔ　ｔ　ＤＨの最小値よりもそれぞれ長いことであ
る。

このようなプロセッサシステムにおいて高性能化が要求
される場合、プロセッサ１がより高速化され、具体的に
はプロセッサ１の動作クロックの高速化及び−命令に必
要なサイクル数の減少等が行われているにうしてプロセ
ッサ１が高速化された場合、第５図に示したようなデー
タ読み出し時は読み出し制御信号が立ち上がるタイミン
グがより早くなり、このため周辺デバイス２にとっては
データをより早く出力しなければならなくなる。

また、第６図に示すようなデータ書き込み時は、プロセ
ッサ１が出力する信号のタイミングが早くなって１−　
Ａｗｔ　ｔｃＷｔ　ｔｎｗｔ　ｔ　ＤＩに相当する時間
が短くなり、周辺デバイス２の必要とするｔＡＷ。

ｊ　ＣＷ、ｊ　ｂｖｔ　ｔＤＯの最小値もこれに伴って
それぞれ短くしなければならない。

このため、プロセッサ１が高速化された場合の周辺デバ
イス２に対するアドレスデータアクセス方法として、従
来では、■より高速な周辺デバイスを用いる■ある命令
を実行している途中で、その処理を保留させるための制
御信号を入力可能な（いわゆるウェイトをかけられる）
プロセッサの場合には、例えばデータ読み出し時に周辺
デバイスのアクセス時間だけプロセッサを待たせる■プ
ロセッサの動作クロックの速度を落とす等の手段、が採
られていた。

（発明が解決しようとする課題） しかしながら上述した手段を採ると、それぞれ■′周辺
デバイスは高速であるほどコストが高くなり、またデバ
イスによっては満足できる高速なものがない■′上記■
以外のウェイトをかけられないプロセッサについては使
用不可能となり、汎用性がない■′プロセッサの動作速
度を落とすと処理速度が低下してしまい、プロセッサを
高速化した意味がなくなる等の問題を生じていた。

すなわち従来では、プロセッサが高速化された場合に、
このプロセッサの能力を活かしながら周辺デバイスのコ
スト上昇を招くことなくアドレスデータをアクセスする
ことができないという欠点があった。

本発明は上記問題点を解決するために提案されたもので
、その目的とするところは、プロセッサの高速性を損な
うことなく、しかも周辺デバイスの高速化、高コスト化
を要求せずにアドレスデータをアクセス可能としたプロ
セッサのアドレスデータアクセス方法を提供することに
ある。

（課題を解決するための手段） 上記目的を達成するため１本発明は、逐次処理型のプロ
セッサにより１周辺デバイスに対してアドレスデータの
読み出し／書き込みのためにアクセスするアドレスデー
タアクセス方法において。

前記アドレスデータの読み出し時に、前記プロセッサは
第１の命令により、前記アドレスデータのアドレス値及
び読み出しを意味する制御信号を第１のデータラッチに
書き込み、かつ、第２の命令により、前記読み出しを意
味する制御信号に基づいて生成したリード信号と前記ア
ドレス値とを用いて前記アドレスデータを前記周辺デバ
イスから読み出すと共に、前記アドレスデータの書き込
み時に、前記プロセッサは第１の命令により、前記アド
レスデータのアドレス値及び書き込みを意味する制御信
号を第１のデータラッチに書き込み、かつ、第２の命令
により、前記アドレスデータを第２のデータラッチに書
き込み、その後、前記書き込みを意味する制御信号に基
づいて生成したライト信号と前記アドレス値とを用いて
前記アドレスデータを前記周辺デバイスに書き込むこと
を特徴とする。

（作用） 本発明において、まずアドレスデータを周辺デバイスか
ら読み出す場合には、第１の命令によりデータとして出
力されたアドレス値及び読み出しを意味する制御信号が
第１のデータラッチにラッチされる。そして、この制御
信号によって次の第２の命令が読み出し命令であること
が周辺デバイスには明らかとなり、この第２の命令によ
って前記アドレス値にかかるアドレスデータが周辺デバ
イスから読み出される。これにより、一つの命令で読み
出す場合に比べてアドレスアクセス時間が長くなり、周
辺デバイスに対して十分な時間的余裕を与えることにな
る。

また、アドレスデータを周辺デバイスに書き込む場合に
は、第１の命令によりデータとして出力されたアドレス
値及び書き込みを意味する制御信号が第１のデータラッ
チにラッチされる。そして、この制御信号によって次の
第２の命令が書き込み命令であることが周辺デバイスに
は明らかとなり。

上記第２の命令により、第２のデータラッチにラッチさ
れたアドレスデータが前記アドレス値にががる周辺デバ
イスに書き込まれる。

これにより、アドレス有効時間及び書き込み制御信号パ
ルス幅が長くなると共に、第２のラッチにラッチされた
アドレスデータをプロセッサの命令とは無関係に周辺デ
バイスに書き込むことで。

データセットアツプ時間及びデータホールド時間も長く
なり、周辺デバイスに十分な時間的余裕が与えられる。

（実施例） 以下、図に沿って本発明の一実施例を説明する。

まず、第１図はこの実施例が適用されるプロセッサシス
テムの構成を示している。同図において、１は高速動作
可能な逐次処理型のマイクロプロセッサであり、このプ
ロセッサ１はある命令の実行途中でその処理を保留させ
るための制御信号入力を持たない、いわゆるウェイト（
ＷＡＩＴ）が不可能なものである。

このプロセッサ１には、アドレスバスＡ１を介してデコ
ーダ１１が接続されている。このデコーダ１１はアドレ
スバスＡ１上のアドレスと書き込み制御信号＊ＷＲと読
み出し制御信号＊ＲＤとをデコードし、プロセッサ１の
データバスＤ１に接続された第１及び第２のデータラッ
チ３．９に対する書き込み信号零ＰＡＷＴ、＊ＰＢＷＴ
と、アクセスしたい周辺デバイスに対する読み出し信号
零ＰＢＲＤとを出力するようになっている。

第１のデータラッチ３は、データバスＤ１上のデータを
入力し、このデータのうち１ビツトを読み出しを意味す
る制御信号ＬＴ／Ｒとし、別の１ビツトを書き込みを意
味する制御信号ＬＴ／Ｒとすると共に、残りのビットを
周辺デバイス６．７のアドレス値としてアドレスバスＡ
、に出力するものである。そしてこのデータラッチ３は
、上記書き込み信号零ＰＡＷＴによりデータが書き込ま
れ、以下に述べるアドレスイネーブル信号＊ＡＥＮが出
力イネーブル信号端子ＯＥに入力されるようになってい
る。

アドレスイネーブル信号＊ＡＥＮはラッチイネーブル信
号発生器４によって生成されるもので、この発生器４に
は前記デコーダ１１の各出力信号が入力されている。そ
して、周辺デバイスからのデータ読み出し時に、アドレ
スイネーブル信号＊ＡＥＮは書き込み信号＊ＰＡＷＴの
立上りに同期してイネーブルになり、読み出し信号＊Ｐ
ＢＲＤの立上りに同期してディスエーブルになる。また
、周辺デバイスへのデータ書き込み時には、＊ＡＥＮは
＊ＰＡＷＴの立上りに同期してイネーブルになり、書き
込み信号＊ＰＢＷＤの立上りに同期しである時間ｔｄ１
を経過した後にディスエーブルになる。ここで、時間ｔ
ｄ工は周辺デバイスが必要とするタイミングを満足する
ように設定されている。

一方、アドレスバスＡ２にはデコーダ５が接続されてお
り、このデコーダ５はアドレスバスＡ２上のアドレス値
を入力として周辺デバイス６．７にそれぞれ対応したチ
ップセレクト信号＊ＣＳＯ。

＊ＣＳ　１を出力すると共に、これらのチップセレクト
信号＊　ＣＳ　Ｏを木Ｃ８１は周辺デバイス６゜７のチ
ップセレクト信号入力端子Ｃ８，にそれぞれ入力されて
いる。

また、８はリード信号発生器であり、このリード信号発
生器８は、データラッチ３からの信号ＬＴ／Ｈの立下り
でイネーブルになり、かつデコーダ１１からの木ＰＢＲ
Ｄの立上りでディスエーブルになるリード信号＊ＲＤＯ
を発生する。このリード信号＊ＲＤＯは１周辺デバイス
６のリード信号入力端子ＲＤに入力されている。

更に、第２のデータラッチ９はデータバスＤ工上のデー
タを入力してラッチし、これをデータバスＤ、に出力す
るもので、データバスＤ２は周辺デバイス７のデータ入
力端子に接続されている。データラッチ９は、前述の＊
ＰＢＷＴの立上りによってデータが書き込まれるように
なっており、データイネーブル信号＊ＤＥＮが出力イネ
ーブル信号端子ＯＥに入力されている。ここで、＊ＤＥ
Ｎはラッチイネーブル信号発生器４により生成されるも
ので、＊ＰＢＷＴの立上りでイネーブルになり、前述し
た時間ｔｄ□経過後にディスエーブルになる。

一方、１０はライト信号発生器であり、このライト信号
発生器１０はデータラッチ３からの信号ＬＴ／Ｒの立下
りでイネーブルになり、＊ＰＢＷＴの立上りに同期しで
ある時間ｔｄ２経過後にディスエーブルになるライト信
号＊ＷＴ１を発生する。上記時間ｔｄ２は、周辺デバイ
スが必要とするタイミングを満足するように設定される
。そしてライト信号零ＷＴＬは、周辺デバイス７のライ
ト信号入力端子ＷＲに入力されている。

次に、この実施例における周辺デバイス６．７へのアク
セス動作を第２図及び第３図を参照しつつ説明する。ま
ず、第２図に基づいて周辺デバイス６からのアドレスデ
ータ読み出し時の動作を説明する。

第２図において、始めにプロセッサ１は第１の命令によ
り、読み出したいアドレスデータのアドレス値をデータ
バスＤ□にデータとして出力する。

このアドレス値はデコーダ１１からの書き込み信号＊Ｐ
ＡＷＴの立上りに同期して第１のデータラッチ３にラッ
チされ、同時にアドレスイネーブル信号零ＡＥＮがイネ
ーブルになる。

データラッチ３にラッチされた上記アドレス値のうち、
１ビツトは読み出しを意味する制御信号ＬＴ／Ｒとして
リード信号発生器８に送られ、このリード信号発生器８
からはリード信号＊ＲＤＯが出力される。これにより、
第１の命令は読み出し命令であり、プロセッサ１から出
力されたデータとしてのアドレス値は読み出しアドレス
であることが周辺デバイス側で明らかとなる。

一方、データラッチ３の出力であるアドレスバスＡ２上
のアドレス値はデコーダ５に入力され、このデコーダ５
から周辺デバイス６に対するチップセレクト信号＊ＣＳ
Ｏが出力される。

次いで、第２の命令によりプロセッサ１からアドレス及
び読み出し制御信号＊ＲＤが出力されると、デコーダ１
１がこれらをデコードして読み出し信号＊ＰＢＲＤを出
力する。この信号＊ＰＢＲＤは信号ＬＴ／Ｒと共にリー
ド信号発生器８に入力されており、信号＊ＰＢＲＤの立
上りに同期してリード信号＊ＲＤＯが立ち上がると共に
、アドレスイネーブル信号＊ＡＳＮも立ち上がる。この
間リード信号＊ＲＤＯによって周辺デバイス６から出力
されたデータは、リード信号＊ＰＤＯの立上りのタイミ
ングでデータバスＤ工を介してプロセッサ１に取り込ま
れることとなる。

なお、第２図において、ｔＡＡは前述のようにアドレス
アクセス時間、ｔＣＡは同じく読み出しデータ遅延時間
である。また、これらに、′″″′（ダッシュ）を付し
た１１．ＡＡｔｔｃＡ’はそれぞれ従来例のアドレスア
クセス時間、読み出しデータ遅延時間に相当するもので
ある。これらの各時間の比較からも明らかなように、従
来の如く一命令（第２図における第２の命令）によって
データの読み出しを行う場合に比べて、各時間ｊ　ＡＡ
ｙ　ｊ　ＣＡを十分に長くとることができ、プロセッサ
１を高速化しても何ら支障なく周辺デバイス６からデー
タを読み出すことができる。

次に、第３図に基づいて周辺デバイス７へのアドレスデ
ータ書き込み時の動作を説明する。この場合、第１の命
令でプロセッサ１から出力され、かつ第１のデータラッ
チ３にラッチされるアドレス値を含んだデータのうち、
書き込みを意味する制御信号ＬＴ／Ｈによってライト信
号＊ＷＴ１が周辺デバイス７に出力される。また、デコ
ーダ５からチップセレクト信号＊Ｃ８１が出力されて周
辺デバイス７に入力される。

そして、第２の命令による書き込み制御信号＊ＷＲの立
下り以後に、書き込むべきデータがデータバスＤ１上に
出力される。また、＊ＷＲに同期した書き込み信号＊Ｐ
ＢＷＴの立上りと同時に、ラッチイネーブル信号発生器
４からのデータイネーブル信号＊ＤＥＮが立下り、＊Ｐ
ＢＷＴの立上りによって第２のデータラッチ９にラッチ
されたデータがデータバスＤ２を介して周辺デバイス７
に送られる。このデータは、ライト信号発生器１０から
のライト信号零ＷＴＩの立上りで周辺デバイス７に書き
込まれることとなる。

なお、第３図において、前記同様にｔＡ９１はアドレス
有効時間、ｔｃｗは書き込み制御信号（ライト信号）パ
ルス幅、ｔｏｗはデータセットアツプ時間、ｔＤｌ＋は
データホールド時間である。これらの時間を、上記各時
間に“′を付けた従来例に相当する各時間と比較すると
、時間ｊＡ％’＋　ｔｃＷ＋　ｊｎｖｔｔＤＨは何れも
ｔＡｗ　＋　ｊｃｗ　＋　ｊｎｗ　ｔ　ｊＤ＋ｔ’に比
べて長くなっており、周辺デバイス７にとってデータ書
き込みのために十分な時間的余裕が与えられていること
がわかる。

（発明の効果） 以上のように本発明によれば、アドレスデータの読み出
しまたは書き込み時に、第１の命令によってアドレス値
をデータとして出力し、その後、第２の命令によって上
記アドレス値のアドレスデータの読み出しまたは書き込
みを行なうことができる。これにより、データ読み出し
中に処理を保留できないプロセッサを用いてアドレスデ
ータを読み出す場合にも、プロセッサが必要とするアド
レスアクセス時間及び読み出しデータ遅延時間を見掛は
上、長くすることができ、１回の命令でアクセスできな
い低速の周辺デバイスに対してもアクセス可能となる。

また、プロセッサがアドレスデータを書き込む際にはア
ドレス有効時間、書き込み制御信号パルス幅、データセ
ットアツプ時間及びデータホールド時間を長くすること
ができるので、１回の命令でのこれらの時間に満足でき
ない周辺デバイスにもアクセスすることができる。

従って、高速のプロセッサを用いたプロセッサシステム
において、動作クロックを低下させたり周辺デバイスを
高速化させる等の手段によることなく、低コストで周辺
デバイスにアクセス可能なシステムを実現することがで
きる。

【図面の簡単な説明】

第１図ないし第３図は本発明の一実施例を説明するため
のもので、第１図はこの実施例が適用されるプロセッサ
システムの構成図、第２図はアドレスデータ読み出し時
のタイムチャート、第３図は同じく書き込み時のタイム
チャー１〜、第４図は一般的なプロセッサシステムの構
成図、第５図は従来例におけるアドレスデータ読み出し
時のタイムチャート、第６図は同じく書き込み時のタイ
ムチャートである。 １・・・プロセッサ　　　　３，９・・・データラッチ
４・・・ラッチイネーブル信号発生器 ５．１１・・・・・・デコーダ　　　６，７・・・周辺
デバイス８・・・リード信号発生器 １０・・・ライト信号発生器

Claims (1)

1. 【特許請求の範囲】 逐次処理型のプロセッサにより、周辺デバイスに対して
   アドレスデータの読み出し／書き込みのためにアクセス
   するアドレスデータアクセス方法において、 前記アドレスデータの読み出し時に、前記プロセッサは
   第１の命令により、前記アドレスデータのアドレス値及
   び読み出しを意味する制御信号を第１のデータラッチに
   書き込み、かつ、第２の命令により、前記読み出しを意
   味する制御信号に基づいて生成したリード信号と前記ア
   ドレス値とを用いて前記アドレスデータを前記周辺デバ
   イスから読み出すと共に、前記アドレスデータの書き込
   み時に、前記プロセッサは第１の命令により、前記アド
   レスデータのアドレス値及び書き込みを意味する制御信
   号を第１のデータラッチに書き込み、かつ、第２の命令
   により、前記アドレスデータを第２のデータラッチに書
   き込み、その後、前記書き込みを意味する制御信号に基
   づいて生成したライト信号と前記アドレス値とを用いて
   前記アドレスデータを前記周辺デバイスに書き込むこと
   を特徴とするプロセッサのアドレスデータアクセス方法
   。