JPH0816452A - 共通メモリアクセス制御装置 - Google Patents
共通メモリアクセス制御装置Info
- Publication number
- JPH0816452A JPH0816452A JP14458594A JP14458594A JPH0816452A JP H0816452 A JPH0816452 A JP H0816452A JP 14458594 A JP14458594 A JP 14458594A JP 14458594 A JP14458594 A JP 14458594A JP H0816452 A JPH0816452 A JP H0816452A
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- JP
- Japan
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- access
- common memory
- gate
- cpu
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Abstract
(57)【要約】
【目的】 複数ＣＰＵから共通メモリへのアクセス制御
を簡単かつ容易に行うと共に、同期，非同期にかかわら
ず可能とする。 【構成】 ２つのＣＰＵからのアクセス要求ＲＱａとＲ
Ｑｂとがほぼ同時に入力された場合、アンドゲート７と
ＤＦＦ８及びアンドゲート１０とＤＦＦ１１の各々に
て、クロックＣＬＫａの立上り及び立下りの各タイミン
グで他方のＣＰＵのアクセス許可信号ＧＡＴＥａ，ｂを
夫々確認し、競合しない様に、待機指令をアンドゲート
１３，シフトレジスタ１４，オアゲート１５及びアンド
ゲート１６，シフトレジスタ１７，オアゲート１８の各
々により生成する。相手側のアクセス許可が終了する
と、待機指令を解除してアクセス許可する。
を簡単かつ容易に行うと共に、同期，非同期にかかわら
ず可能とする。 【構成】 ２つのＣＰＵからのアクセス要求ＲＱａとＲ
Ｑｂとがほぼ同時に入力された場合、アンドゲート７と
ＤＦＦ８及びアンドゲート１０とＤＦＦ１１の各々に
て、クロックＣＬＫａの立上り及び立下りの各タイミン
グで他方のＣＰＵのアクセス許可信号ＧＡＴＥａ，ｂを
夫々確認し、競合しない様に、待機指令をアンドゲート
１３，シフトレジスタ１４，オアゲート１５及びアンド
ゲート１６，シフトレジスタ１７，オアゲート１８の各
々により生成する。相手側のアクセス許可が終了する
と、待機指令を解除してアクセス許可する。
Description
【０００１】
【産業上の利用分野】本発明は共通メモリアクセス制御
装置に関し、特に複数のＣＰＵ（プロセッサ）を有する
装置における共通メモリのアクセス方式に関する。
装置に関し、特に複数のＣＰＵ（プロセッサ）を有する
装置における共通メモリのアクセス方式に関する。
【０００２】
【従来の技術】従来、この種の共通メモリアクセス方式
では、複数のＣＰＵを有する装置において共通のメモリ
を有することは通常であり、その共通メモリへのアクセ
スの競合を避けるための制御を行う必要がある。例え
ば、特開昭６２−２３３８７２号公報には、２つのＣＰ
Ｕ間に優先度をもうけ、かつ競合回避回路用のクロック
を用いることを避けて、Ｄタイプラッチ（Ｄタイプフリ
ップフロップ）によって優先度に従いバスの獲得要求を
ラッチする回路と、バス獲得権を持つＣＰＵが交代する
場合やバス獲得要求が競合した場合に出力にヒゲやグリ
ッチが出るのを防止する回路により構成される手段によ
りバスの競合を避ける技術が記載されている。
では、複数のＣＰＵを有する装置において共通のメモリ
を有することは通常であり、その共通メモリへのアクセ
スの競合を避けるための制御を行う必要がある。例え
ば、特開昭６２−２３３８７２号公報には、２つのＣＰ
Ｕ間に優先度をもうけ、かつ競合回避回路用のクロック
を用いることを避けて、Ｄタイプラッチ（Ｄタイプフリ
ップフロップ）によって優先度に従いバスの獲得要求を
ラッチする回路と、バス獲得権を持つＣＰＵが交代する
場合やバス獲得要求が競合した場合に出力にヒゲやグリ
ッチが出るのを防止する回路により構成される手段によ
りバスの競合を避ける技術が記載されている。
【０００３】
【発明が解決しようとする課題】この従来の共通メモリ
アクセス方式では、アクセス要求が競合した場合に優先
度の低いＣＰＵに対し、待機させるなどのための信号を
発生させる制御装置を持たせていないため、無意味なデ
ータを読みあるいは書く等の動作をする可能性があり、
別途にそのための制御回路等が必要となる。また、非同
期の回路を対象としているため同期の取れた装置に対し
て不要な遅延素子などが必要となる等の問題がある。
アクセス方式では、アクセス要求が競合した場合に優先
度の低いＣＰＵに対し、待機させるなどのための信号を
発生させる制御装置を持たせていないため、無意味なデ
ータを読みあるいは書く等の動作をする可能性があり、
別途にそのための制御回路等が必要となる。また、非同
期の回路を対象としているため同期の取れた装置に対し
て不要な遅延素子などが必要となる等の問題がある。
【０００４】本発明の目的は、回路規模が小さく、容易
に構成でき、特に同期，非同期にかかわらず使用できる
共通メモリのアクセス制御装置を提供することである。
に構成でき、特に同期，非同期にかかわらず使用できる
共通メモリのアクセス制御装置を提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、各々が
システムクロックにて動作する第１及び第２のプロセッ
サからの共通メモリへのアクセスを制御する共通メモリ
アクセス制御装置であって、前記第１及び第２のプロセ
ッサのうちの一つのシステムクロックの一方のレベル遷
移タイミング及び他方のレベル遷移タイミングにおいて
前記第１及び第２のプロセッサのアクセス状態を夫々検
出してこの検出結果に基きアクセス許可を決定する手段
と、アクセス要求に対する前記アクセス許可が得られな
かったプロセッサに対して待機指令を生成する手段と、
を含むことを特徴とする共通メモリアクセス制御装置が
得られる。
システムクロックにて動作する第１及び第２のプロセッ
サからの共通メモリへのアクセスを制御する共通メモリ
アクセス制御装置であって、前記第１及び第２のプロセ
ッサのうちの一つのシステムクロックの一方のレベル遷
移タイミング及び他方のレベル遷移タイミングにおいて
前記第１及び第２のプロセッサのアクセス状態を夫々検
出してこの検出結果に基きアクセス許可を決定する手段
と、アクセス要求に対する前記アクセス許可が得られな
かったプロセッサに対して待機指令を生成する手段と、
を含むことを特徴とする共通メモリアクセス制御装置が
得られる。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例を示すブロック図
である。ＣＰＵ１及びＣＰＵ２は共通メモリ５をアクセ
スすることができるプロセッサである。ゲート３はＣＰ
Ｕ１と共通メモリ５の間を電気的に接続または切断する
双方向ゲートである。ゲート４はＣＰＵ２と共通メモリ
５の間を電気的または切断する双方向ゲートである。
である。ＣＰＵ１及びＣＰＵ２は共通メモリ５をアクセ
スすることができるプロセッサである。ゲート３はＣＰ
Ｕ１と共通メモリ５の間を電気的に接続または切断する
双方向ゲートである。ゲート４はＣＰＵ２と共通メモリ
５の間を電気的または切断する双方向ゲートである。
【０００８】アービトレーション回路６はＣＰＵ１また
はＣＰＵ２からの共通メモリアクセス要求を調停し、ゲ
ート３、ゲート４の制御、共通メモリ５の制御及びＣＰ
Ｕ１、ＣＰＵ２の制御を行う回路である。
はＣＰＵ２からの共通メモリアクセス要求を調停し、ゲ
ート３、ゲート４の制御、共通メモリ５の制御及びＣＰ
Ｕ１、ＣＰＵ２の制御を行う回路である。
【０００９】次に、図２は本発明の共通メモリアクセス
制御装置におけるアービトレーション回路６の詳細図で
ある。デバイス８はＣＰＵ１によるアクセス要求信号Ｒ
Ｑａの否定値及びＣＰＵ２のアクセス中に出力される信
号ＧＡＴＥｂの否定値のＡＮＤ（アンドゲート７）演算
された信号を保持するＤフリップフロップである。
制御装置におけるアービトレーション回路６の詳細図で
ある。デバイス８はＣＰＵ１によるアクセス要求信号Ｒ
Ｑａの否定値及びＣＰＵ２のアクセス中に出力される信
号ＧＡＴＥｂの否定値のＡＮＤ（アンドゲート７）演算
された信号を保持するＤフリップフロップである。
【００１０】デバイス１１はＣＰＵ２によるアクセス要
求信号ＲＱｂの否定値及びＣＰＵ１のアクセス中に出力
される信号ＧＡＴＥａの否定値のＡＮＤ（アンドゲート
１０）演算された信号を保持するＤフリップフロップで
ある。
求信号ＲＱｂの否定値及びＣＰＵ１のアクセス中に出力
される信号ＧＡＴＥａの否定値のＡＮＤ（アンドゲート
１０）演算された信号を保持するＤフリップフロップで
ある。
【００１１】デバイス１４はシフトレジスタであり、Ｃ
ＰＵ２が共通メモリ５にアクセス中であること示す信号
ＧＡＴＥｂとＣＰＵ１からのアクセス要求信号ＲＱａの
否定値のＡＮＤ（アンドゲート１３）演算された信号が
入力される。このシフトレジスタ１４の複数ビット出力
はオアゲート１５によりＯＲ演算され、ＣＰＵ１を待機
させるのに必要な幅の待機信号ＲＥＡＤＹａを出力す
る。
ＰＵ２が共通メモリ５にアクセス中であること示す信号
ＧＡＴＥｂとＣＰＵ１からのアクセス要求信号ＲＱａの
否定値のＡＮＤ（アンドゲート１３）演算された信号が
入力される。このシフトレジスタ１４の複数ビット出力
はオアゲート１５によりＯＲ演算され、ＣＰＵ１を待機
させるのに必要な幅の待機信号ＲＥＡＤＹａを出力す
る。
【００１２】同様に、デバイス１７はシフトレジスタで
あり、ＣＰＵ１が共通メモリ５にアクセス中であること
を示す信号ＧＡＴＥａとＣＰＵ２からのアクセス要求信
号ＲＱｂの否定値のＡＮＤ（アンドゲート１６）演算さ
れた信号が入力される。
あり、ＣＰＵ１が共通メモリ５にアクセス中であること
を示す信号ＧＡＴＥａとＣＰＵ２からのアクセス要求信
号ＲＱｂの否定値のＡＮＤ（アンドゲート１６）演算さ
れた信号が入力される。
【００１３】このシフトレジスタ１７の複数ビット出力
はオアゲート１８によりＯＲ演算され、ＣＰＵ２を待機
させるのに必要な幅の待機信号ＲＥＡＤＹｂを出力す
る。
はオアゲート１８によりＯＲ演算され、ＣＰＵ２を待機
させるのに必要な幅の待機信号ＲＥＡＤＹｂを出力す
る。
【００１４】セレクタ回路１９は、信号ＧＡＴＥａ及び
ＧＡＴＥｂによりいづれのＣＰＵからのメモリリード
（ＭＲＤａ，ＭＲＤｂ）を共通メモリ５へアウトプット
イネーブル信号として出力するか、またメモリライト
（ＭＷＲａ，ＭＷＲｂ）を共通メモリ５へライトイネー
ブル信号として出力するかを選択する回路である。また
同時に、ゲートａ３，ゲートｂ４の方向を決めるＤＩＲ
信号を出力する。
ＧＡＴＥｂによりいづれのＣＰＵからのメモリリード
（ＭＲＤａ，ＭＲＤｂ）を共通メモリ５へアウトプット
イネーブル信号として出力するか、またメモリライト
（ＭＷＲａ，ＭＷＲｂ）を共通メモリ５へライトイネー
ブル信号として出力するかを選択する回路である。また
同時に、ゲートａ３，ゲートｂ４の方向を決めるＤＩＲ
信号を出力する。
【００１５】尚、システムクロックＣＬＫａ，ＣＬＫｂ
はＣＰＵ１，２の各動作クロックである。
はＣＰＵ１，２の各動作クロックである。
【００１６】ここで、アービトレーション回路６へのア
クセス要求信号ＲＱａの否定値、ＲＱｂの否定値が出力
される下記の３つの状態について考える。 （１）ＣＰＵ１がアクセス中にＣＰＵ２がアクセス要求
を出力する場合。 （２）ＣＰＵ２がアクセス中にＣＰＵ１がアクセス要求
を出力する場合。 （３）ＣＰＵ１とＣＰＵ２がほぼ同時にアクセス要求を
出力する場合。
クセス要求信号ＲＱａの否定値、ＲＱｂの否定値が出力
される下記の３つの状態について考える。 （１）ＣＰＵ１がアクセス中にＣＰＵ２がアクセス要求
を出力する場合。 （２）ＣＰＵ２がアクセス中にＣＰＵ１がアクセス要求
を出力する場合。 （３）ＣＰＵ１とＣＰＵ２がほぼ同時にアクセス要求を
出力する場合。
【００１７】図３は（１）の場合を示したタイムチャー
トである。ＣＰＵ１がアクセス要求ＲＱａの否定値を出
力後、アービトレーション回路６はクロックＣＬＫａの
立ち上がりでＲＱａの否定値とＧＡＴＥｂの否定値のＡ
ＮＤ（アンドゲート７）によりＣＰＵ２がアクセスして
いないことを確認し、要求を受け付け、ＧＡＴＥａの否
定値を出力する。
トである。ＣＰＵ１がアクセス要求ＲＱａの否定値を出
力後、アービトレーション回路６はクロックＣＬＫａの
立ち上がりでＲＱａの否定値とＧＡＴＥｂの否定値のＡ
ＮＤ（アンドゲート７）によりＣＰＵ２がアクセスして
いないことを確認し、要求を受け付け、ＧＡＴＥａの否
定値を出力する。
【００１８】またこの後、ＣＰＵ２がアクセス要求ＲＱ
ｂの否定値を出力するが、ＧＡＴＥａがアクティブとな
っているため、アンドゲート１０の出力はローレベルと
なり、クロックＣＬＫａの立ち下がりで要求は受け入れ
られず、アンドゲート１６の出力がハイレベルとなり待
機信号ＲＥＡＤＹｂが出力されＣＰＵ２は待機状態とな
る。
ｂの否定値を出力するが、ＧＡＴＥａがアクティブとな
っているため、アンドゲート１０の出力はローレベルと
なり、クロックＣＬＫａの立ち下がりで要求は受け入れ
られず、アンドゲート１６の出力がハイレベルとなり待
機信号ＲＥＡＤＹｂが出力されＣＰＵ２は待機状態とな
る。
【００１９】そして、ＣＰＵ１がアクセスを終了し、Ｒ
Ｑａの否定値を立ち上げたことをアービトレーション回
路６がクロックＣＬＫａの立ち下がりで確認し、ＧＡＴ
Ｅｂの否定値を出力してＣＰＵ２にアクセスの許可を出
力する。
Ｑａの否定値を立ち上げたことをアービトレーション回
路６がクロックＣＬＫａの立ち下がりで確認し、ＧＡＴ
Ｅｂの否定値を出力してＣＰＵ２にアクセスの許可を出
力する。
【００２０】ここで、シフトレジスタ１７のクロックは
待機信号ＲＥＡＤＹｂがＣＰＵ２に対する信号であるた
め、ＣＰＵ１のシステムクロックＣＬＫａよりも遅いＣ
ＰＵ２のシステムクロックＣＬＫｂを用いることによ
り、ＣＰＵ２に対するタイミング作成が容易になる他、
この時の出力幅は、シフトレジスタ１７の全出力をビッ
トのどの出力ビットまでオアゲート１８の入力に接続す
るかにより決まるため、レジスタの数をクロックＣＬＫ
ａを使用するよりも減らすことが可能となる。
待機信号ＲＥＡＤＹｂがＣＰＵ２に対する信号であるた
め、ＣＰＵ１のシステムクロックＣＬＫａよりも遅いＣ
ＰＵ２のシステムクロックＣＬＫｂを用いることによ
り、ＣＰＵ２に対するタイミング作成が容易になる他、
この時の出力幅は、シフトレジスタ１７の全出力をビッ
トのどの出力ビットまでオアゲート１８の入力に接続す
るかにより決まるため、レジスタの数をクロックＣＬＫ
ａを使用するよりも減らすことが可能となる。
【００２１】図４は（２）の場合を示したタイムチャー
トである。ＣＰＵ２がアクセス要求ＲＱｂの否定値の出
力後、アービトレーション回路６はクロックＣＬＫａの
立ち下がりでＲＱｂの否定値とＧＡＴＥａの否定値のＡ
ＮＤ（アンドゲート１０）によりＣＰＵ１がアクセスし
ていないことを確認し、要求を受け付け、ＧＡＴＥｂの
否定値を出力する。
トである。ＣＰＵ２がアクセス要求ＲＱｂの否定値の出
力後、アービトレーション回路６はクロックＣＬＫａの
立ち下がりでＲＱｂの否定値とＧＡＴＥａの否定値のＡ
ＮＤ（アンドゲート１０）によりＣＰＵ１がアクセスし
ていないことを確認し、要求を受け付け、ＧＡＴＥｂの
否定値を出力する。
【００２２】またこの後、ＣＰＵ１がアクセス要求ＲＱ
ａの否定値を出力するが、ＧＡＴＥｂがアクティブとな
っているため、アンドゲート７の出力はローレベルとな
り、クロックＣＬＫａの立ち上がりで要求は受け入れら
れず、アンドゲート１３の出力がハイレベルとなり待機
信号ＲＥＡＤＹａが出力されＣＰＵ１は待機状態とな
る。
ａの否定値を出力するが、ＧＡＴＥｂがアクティブとな
っているため、アンドゲート７の出力はローレベルとな
り、クロックＣＬＫａの立ち上がりで要求は受け入れら
れず、アンドゲート１３の出力がハイレベルとなり待機
信号ＲＥＡＤＹａが出力されＣＰＵ１は待機状態とな
る。
【００２３】そして、ＣＰＵ２がアクセスを終了し、Ｒ
Ｑｂの否定値を立ち上げたことをアービトレーション回
路６がクロックＣＬＫａの立ち上がりで確認し、ＧＡＴ
Ｅａの否定値を出力してＣＰＵ１にアクセスの許可を出
力する。
Ｑｂの否定値を立ち上げたことをアービトレーション回
路６がクロックＣＬＫａの立ち上がりで確認し、ＧＡＴ
Ｅａの否定値を出力してＣＰＵ１にアクセスの許可を出
力する。
【００２４】図５は（３）の場合を示したタイムチャー
トである。ＣＰＵ１からの要求ＲＱａの否定値とＣＰＵ
２からの要求ＲＱｂの否定値がほぼ同時に出力される
が、図５の例ではＣＬＫａの立ち上がり時にはまだＧＡ
ＴＥｂの否定値が出力されていないため、まずＣＰＵ１
の要求が受け付けられる。次に半クロック後、クロック
ＣＬＫａの立ち下がりではＲＱｂの否定値が出力されて
いるが、その時には既にＧＡＴＥａの否定値が出力され
ており、以後は（１）の場合と同様となる。但し、クロ
ックＣＬＫａ、ＣＬＫｂのタイミングによって（２）の
様になる場合もある。
トである。ＣＰＵ１からの要求ＲＱａの否定値とＣＰＵ
２からの要求ＲＱｂの否定値がほぼ同時に出力される
が、図５の例ではＣＬＫａの立ち上がり時にはまだＧＡ
ＴＥｂの否定値が出力されていないため、まずＣＰＵ１
の要求が受け付けられる。次に半クロック後、クロック
ＣＬＫａの立ち下がりではＲＱｂの否定値が出力されて
いるが、その時には既にＧＡＴＥａの否定値が出力され
ており、以後は（１）の場合と同様となる。但し、クロ
ックＣＬＫａ、ＣＬＫｂのタイミングによって（２）の
様になる場合もある。
【００２５】このように、この方式では単一クロックで
アービトレーションを取っているためそのままクロック
ＣＬＫａの立ち上がりを双方に用いると、同時にＧＡＴ
Ｅａ，ＧＡＴＥｂを出力する可能性があることから、Ｃ
ＰＵ２に対する許可信号はクロックＣＬＫａの立ち下が
りを利用する。これによりＣＰＵ１の要求信号とＣＰＵ
２の要求信号が半クロックずれてサンプリングされるた
め、いづれかの要求が先に受け付けられるため、（１）
または（２）と同じ状態となりバスの競合を回避するこ
とができる。また、このことは、非同期の場合だけでは
なく同期のとれている場合にも利用できることは容易に
理解できる。
アービトレーションを取っているためそのままクロック
ＣＬＫａの立ち上がりを双方に用いると、同時にＧＡＴ
Ｅａ，ＧＡＴＥｂを出力する可能性があることから、Ｃ
ＰＵ２に対する許可信号はクロックＣＬＫａの立ち下が
りを利用する。これによりＣＰＵ１の要求信号とＣＰＵ
２の要求信号が半クロックずれてサンプリングされるた
め、いづれかの要求が先に受け付けられるため、（１）
または（２）と同じ状態となりバスの競合を回避するこ
とができる。また、このことは、非同期の場合だけでは
なく同期のとれている場合にも利用できることは容易に
理解できる。
【００２６】また、共通メモリ５に対するアウトプット
イネーブル信号ＯＥはアクセス中のＣＰＵのメモリリー
ド信号を出力するようにＧＡＴＥａ、ＧＡＴＥｂで選択
して出力している。ライトイネーブル信号ＷＥについて
も同様でありメモリライト信号をＧＡＴＥａ、ＧＡＴＥ
ｂにより選択して出力している。
イネーブル信号ＯＥはアクセス中のＣＰＵのメモリリー
ド信号を出力するようにＧＡＴＥａ、ＧＡＴＥｂで選択
して出力している。ライトイネーブル信号ＷＥについて
も同様でありメモリライト信号をＧＡＴＥａ、ＧＡＴＥ
ｂにより選択して出力している。
【００２７】但し、メモリライトの時は、バスの切換え
時にアドレス信号にノイズがのり易く、違うアドレスの
領域にデータを書き込み、データを破壊してしまう可能
性があるため、本来出力されるべきＷＥ信号の幅のうち
頭１クロック分をつぶしてアドレスが安定した後にＷＥ
信号を出力するのが好ましい。
時にアドレス信号にノイズがのり易く、違うアドレスの
領域にデータを書き込み、データを破壊してしまう可能
性があるため、本来出力されるべきＷＥ信号の幅のうち
頭１クロック分をつぶしてアドレスが安定した後にＷＥ
信号を出力するのが好ましい。
【００２８】次に、ゲート３、ゲート４の方向を決める
ＤＩＲ信号はＭＲＤ，ＭＷＲ信号を用いてリード時には
ＣＰＵ方向、ライト時にはメモリ方向に夫々アクセスデ
ータが伝送されるようにすればよい。またＣＰＵによっ
ては、現在ＣＰＵがリード状態にあるのか、ライト状態
にあるのかを示す信号（例：Ｒ／Ｗ）を出力している場
合があるのでそれを利用しても良い。
ＤＩＲ信号はＭＲＤ，ＭＷＲ信号を用いてリード時には
ＣＰＵ方向、ライト時にはメモリ方向に夫々アクセスデ
ータが伝送されるようにすればよい。またＣＰＵによっ
ては、現在ＣＰＵがリード状態にあるのか、ライト状態
にあるのかを示す信号（例：Ｒ／Ｗ）を出力している場
合があるのでそれを利用しても良い。
【００２９】
【発明の効果】以上説明したように、本発明による共通
メモリアクセス制御装置によれば、一方のＣＰＵのシス
テムクロックを使用し、それの立ち上がりと立ち下がり
の時間差を利用するため、アービトレーション回路用ク
ロックのための発振器や遅延素子など特別なデバイスを
用いずに容易に構成することができ、かつ同期、非同期
の装置にかかわらず使用することができるという効果が
ある。
メモリアクセス制御装置によれば、一方のＣＰＵのシス
テムクロックを使用し、それの立ち上がりと立ち下がり
の時間差を利用するため、アービトレーション回路用ク
ロックのための発振器や遅延素子など特別なデバイスを
用いずに容易に構成することができ、かつ同期、非同期
の装置にかかわらず使用することができるという効果が
ある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のブロックにおけるアービトレーション回
路６の詳細図である。
路６の詳細図である。
【図３】本発明の一実施例の動作の一例を示す波形図で
ある。
ある。
【図４】本発明の一実施例の動作の他の例を示す波形図
である。
である。
【図５】本発明の一実施例の動作の別の例を示す波形図
である。
である。
１，２ ＣＰＵ ３，４ ゲート ５ 共通メモリ ６ アービトレーション回路 ７，１０，１３，１６ アンドゲート ８，１１ Ｄフリップフロップ ９，１２ インバータ １４，１７ シフトレジスタ １９ セレクタ
Claims (5)
- 【請求項１】 各々がシステムクロックにて動作する第
１及び第２のプロセッサからの共通メモリへのアクセス
を制御する共通メモリアクセス制御装置であって、 前記第１及び第２のプロセッサのうちの一つのシステム
クロックの一方のレベル遷移タイミング及び他方のレベ
ル遷移タイミングにおいて前記第１及び第２のプロセッ
サのアクセス状態を夫々検出してこの検出結果に基きア
クセス許可を決定する手段と、 アクセス要求に対する前記アクセス許可が得られなかっ
たプロセッサに対して待機指令を生成する手段と、 を含むことを特徴とする共通メモリアクセス制御装置。 - 【請求項２】 アクセス許可されたアクセス要求を前記
共通メモリに対して供給する手段を含むことを特徴とす
る請求項１記載の共通メモリアクセス制御装置。 - 【請求項３】 アクセス許可されたプロセッサと前記共
通メモリとの間のアクセスデータの伝送制御をなすゲー
ト手段を含むことを特徴とする請求項１または２記載の
共通メモリアクセス制御装置。 - 【請求項４】 アクセス許可されたアクセス要求の実行
終了に応答して前記アクセス待機指令を解除する手段を
含むことを特徴とする請求項１〜３いずれか記載の共通
メモリアクセス制御装置。 - 【請求項５】 前記アクセス待機指令の解除は、アクセ
ス待機中のプロセッサのシステムクロックに同期して行
うようにしたことを特徴とする請求項４記載の共通メモ
リアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14458594A JPH0816452A (ja) | 1994-06-27 | 1994-06-27 | 共通メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14458594A JPH0816452A (ja) | 1994-06-27 | 1994-06-27 | 共通メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816452A true JPH0816452A (ja) | 1996-01-19 |
Family
ID=15365535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14458594A Withdrawn JPH0816452A (ja) | 1994-06-27 | 1994-06-27 | 共通メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816452A (ja) |
-
1994
- 1994-06-27 JP JP14458594A patent/JPH0816452A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |