JPH01293458A - コンピュータシステムにおけるアクセス周期を確保する回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、コンピュータシステムに関し、特に、その
入出力アクセス制御に関する。

［従来の技術］ 第３図は、従来のコンピュータシステムにおけるアクセ
ス周期を確保する回路の一例を示す回路図である。

第３図を参照して、このコンピュータシステムは、アド
レス信号およびデータストローブ信号（またはアドレス
ストローブ信号）を出力するＣＰＵＩと、これらの信号
に応答して各１１０ボートまたはメモリへアクセス信号
を出力するデコーダ２と、アクセス信号Ｓ１を受けてセ
レクト信号Ｓ３を出力するアクセス周期を確保する回路
５と、セレクト信号Ｓ３に応答して動作するＩ１０ボー
ト４とを含む。

この図では、−例として、デコーダ２の出力１と１１０
ポート４が回路５を介して接続されている。

一般に、デコーダ２の出力には、メモリ（ＲＡＭ。

ＲＯＭなど）や、周辺機器（フロッピーディスク、ハー
ドディスク、プリンタなど）に接続されたＩ１０ポート
などが接続され、各々は、ＣＰＵＩにより選択されたと
き、デコーダ２を介して与えられるセレクト信号やアク
セス信号に応答して動作する。

動作において、まず、ＣＰＵＩからアドレス信号および
データストローブ信号（またはアドレスストローブ信号
）が出力される。デコーダ２は、アドレス信号のデコー
ドを行ない、ＣＰＵ１によって選択されたＩ１０ボート
またはメモリへアクセス信号を出力する。たとえば、Ｉ
１０ポート４が選択された場合、アクセス信号Ｓ１を出
力する。

回路５は、この信号Ｓ１を受はセレクト信号Ｓ３をＩ１
０ボート４に出力する。

Ｉ１０ポート４は、この信号Ｓ３に応答して、ＣＰＵＩ
に対しデータ信号の入出力を行なう。Ｉ１０ボート４に
おける一連の動作が終わったとき、応答信号Ｓ４がＣＰ
ＵＩに出力される。ＣＰＵＩは、この信号Ｓ４を受ける
ことにより、Ｉ１０ポート４における１回分のアクセス
処理が終了したことを認識する。

第４図は、セレクト信号のアクセス周期を説明するため
の波形図である。

第４図を参照して、一般に、セレクト信号ｓ３は、１回
分のアクセスを行なうためのアクセス周期Ｔ３において
、低レベルのアクセス期間Ｔ１と、高レベルの非アクセ
ス期間Ｔ２とを有する。それぞれの期間Ｔ１およびＴ２
の最低の時間長さは、メモリやＩ１０ボートにより予め
定められている。

メモリやＩ１０ボートには、これらの最低の時間長さが
確保されたセレクト信号を与える必要がある。

第３図に示されたアクセス周期を確保する回路５は、Ｉ
１０ボート４に与えられるセレクト信号Ｓ３のアクセス
周期を確保するためのもので、遅延回路５１と、ＮＡＮ
Ｄゲート５２とを含む。

第５図は、第３図に示されたアクセス周期を確保する回
路の動作を説明するためのタイミング図である。

第３図および第５図を参照して、ＮＡＮＤゲート５２は
、信号Ｓ１および遅延された信号ｓ２を受け、セレクト
信号ｓ３を出力する。信号ｓ１と信号Ｓ３とを比較する
と、アクセスが開始するタイミング（セレクト信号Ｓ３
が低レベルに変化するタイミング）を遅らせることによ
り、非アクセス時間Ｔ２が確保されている。

第６図は、従来のアクセス周期を確保する回路の他の例
を示す回路図である。

第６図を参照して、この回路５は、アクセス周期を確保
するために、遅延回路５１とインバータ５３とＮＡＮＤ
ゲート５２とを含む。

第７図は、第６図に示されたアクセス周期を確保する回
路の動作を説明するためのタイミング図である。

第６図および第７図を参照して、信号Ｓ５は、遅延回路
５１およびインバータ５３により信号Ｓ１から得られる
。ＮＡＮＤゲート５２は、信号Ｓ１およびＳ５を受け、
セレクト信号Ｓ３を出力する。信号Ｓ１と信号Ｓ３とを
比較すると、非アクセス期間が開始するタイミング（信
号Ｓ３が高レベルに変化するタイミング）が早められ、
これにより非アクセス期間Ｔ２が確保されている。

［発明が解決しようとする課題］ 従来のアクセス周期を確保する回路は、以上のように構
成されており、第３図に示された回路では、アクセス期
間が開始するタイミングが一様に遅延され、一方、第６
図に示された回路では、非アクセス期間が開始するタイ
ミングが一様に早められている。

ＣＰＵＩが連続してアクセスを要求したとき、デコーダ
２は連続してアクセス信号Ｓ１を出力するので、セレク
ト信号Ｓ３の非アクセス期間Ｔ２を確保するために、ア
クセス周期を確保する回路５は必要である。しかし、連
続しない単発のアクセスがＣＰＵＩにより要求されたと
き、デコーダ２は、単発のアクセス信号Ｓ１を出力する
だけであるので、この場合特に非アクセス期間Ｔ２をこ
のような回路５により確保する必要はない。にもかかわ
らず、第３図または第６図に示されたアクセス周期を確
保する回路５が動作するので、ＣＰＵ１により単発のア
クセスが要求されたときも、アクセス周期Ｔ３が長くな
り、コンピュータシステムの動作が遅くなるという課題
がある。

この発明は、上記のような課題を解決するためになされ
たもので、連続してアクセスが要求されたときにアクセ
ス周期を長くし、かつ、単発のアクセスが要求されたと
きはアクセス周期を長くしないことにより、高速のアク
セス動作を可能とするコンピュータシステムのアクセス
周期を確保する回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係るアクセス周期を確保する回路は、少なく
とも第１の時間長さの第１のレベルを保持し、かつ、こ
れに続いて少なくとも第２の時間長さの第１のレベルと
は異なった第２のレベルを保持する保持信号に応答して
、各々がデータ処理を行なう複数のデータ処理手段と、
データ処理手段を選択するためのアドレス信号およびア
クセスの開始を示す開始信号に応答して、データ処理を
行なうことを命令する命令信号を複数のデータ処理手段
のうちのいずれかに選択的に出力するデコーダ手段と、
デコーダ手段と複数のデータ処理手段のうちの少なくと
も１つとの間に設けられ、第３の時間長さの第１のレベ
ルおよびこれに続いて第４の時間長さの第２のレベルを
有する命令信号を受け、第４の時間長さが第２の時間長
さよりも短いときに検出信号を出力する検出手段と、検
出信号に応答して、第４の時間長さを有する命令信号を
少なくとも第２の時間長さを有する補償された命令信号
に補償する補償手段とを含む。

［作用］ この発明におけるアクセス周期を確保する回路は、デコ
ーダ手段から保持信号の第２の時間長さよりも短い第４
の時間長さを有する命令信号を受けたとき、補償手段は
少なくとも第２の時間長さを有する補償された命令信号
に補償する。命令信号または補償された命令信号が保持
信号としてデコーダ手段により選択されたデータ処理手
段に与えられる。デコーダ手段から単発の命令信号が出
力されたとき、その命令信号の第４の時間長さが第２の
時間長さよりも短くなることはない。したがって、この
とき補償手段は補償動作を行なわず、高速のアクセス動
作が可能となる。

［発明の実施例コ 第１図は、この発明の一実施例を示す、コンピュータシ
ステムにおけるアクセス周期を確保する回路を示す回路
図である。

第１図を参照して、このコンピュータシステムは、単発
のアクセス動作を早めるために改害されたアクセス周期
を確保する回路３を含むことを除き、第３図に示された
従来のものと同様である。

この回路３は、ＳＲフリップフロップを構成するＮＡＮ
Ｄゲート３１および３２と、インバータ３３および３４
と、キャパシタ３５とを含む。

第２図は、第１図に示されたアクセス周期を確保する回
路の動作を説明するためのタイミング図である。

第１図および第２図を参照して、次に、動作について説
明する。

デコーダ２は、Ｃアビ１からのアドレス信号およびデー
タストローブ信号（またはアドレスストローブ信号）に
応答して、Ｉ１０ボート４を選択するためのアクセス信
号Ｓ１を、デコーダ２とＩ１０ボート４との間に設けら
れた回路３に出力する。

まず、単発のアクセスを要求するアクセス信号Ｓｌｌが
回路３に人力された場合は、既に信号Ｓ１１が非アクセ
ス期間Ｔ２において高レベルを有するので、信号Ｓ１１
を遅延してこの期間Ｔ２を確保する必要がない。したが
って、この場合は、信号８１．１は遅延されることなく
セレクト信号Ｓ３として回路３から出力される。

次に、連続したアクセスを要求するアクセス信号３１２
と３１３とが連続して回路３に入力された場合は、信号
Ｓ１２は引き続いて入力される信号８１３により非アク
セス期間Ｔ２の途中で低レベルに変化する。回路３は、
信号Ｓ１２の非アクセス期間Ｔ２において高レベルを確
保するために次のように動作する。

信号Ｓ１２が低レベル（アクセス期間Ｔ１のレベル）か
ら高レベル（非アクセス期間Ｔ２のレベル）に変化した
とき、キャパシタ３５が充電を開始する。キャパシタ３
５の容量は、予めその充電が非アクセス期間Ｔ２を確保
するのに十分な時間を要するように設定されている。キ
ャパシタ３５の充電電圧（信号Ｓ７電圧レベル）が高レ
ベルになるまでに、信号Ｓ１３により信号Ｓ１２が低レ
ベルになっても、ＮＡＮＤゲート３２の出力信号Ｓ８は
高レベルに保たれる。したがって、ＮＡＮＤゲート３１
の出力信号Ｓ６は、この間低レベルに保持され、キャパ
シタ３５が高レベルに充電されたとき、高レベルに変化
する。信号Ｓ６は、インバータ３３により反転され、セ
レクト信号Ｓ３として出力される。

このように、非アクセス期間Ｔ２が確保されないアクセ
ス信号Ｓ１が与えられたときのみ、これを検出して非検
出期間Ｔ２を確保する動作が行なわれ、既に非アクセス
期間Ｔ２が確保されたアクセス信号Ｓ１が与えられたと
きは、非アクセス期間Ｔ２を確保するための遅延動作は
行なわれない。

したがって、このアクセス周期を確保する回路３をコン
ピュータシステムに用いると、コンビエータシステムと
してより高速なアクセス動作が可能となる。

［発明の効果］ 以上のように、この発明によれば、デコーダ手段から与
えられた命令信号が予め定められた時間長さを持たない
ときのみ、これを検出してその時間長さを確保するよう
に補償する補償手段を設けたので、単発のアクセスが要
求されたときはアクセス周期を長くすることなく、コン
ピュータシステムにおける高速のアクセス動作を可能と
するアクセス周期を確保する回路がもたらされた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す、コンピュータシ
ステムにおけるアクセス周期を確保する回路を示す回路
図である。第２図は、第１図に示されたアクセス周期を
確保する回路の動作を説明するためのタイミング図であ
る。第３図は、従来のコンピュータシステムにおけるア
クセス周期を確保する回路の一例を示す回路図である。 第４図は、セレクト信号のアクセス周期を説明するため
の波形図である。第５図は、第３図に示されたアクセス
周期を確保する回路の動作を説明するためのタイミング
図である。第６図は、従来のアクセス周期を確保する回
路の他の例を示す回路図である。第７図は、第６図に示
されたアクセス周期を確保する回路の動作を説明するた
めのタイミング図である。 図において、１はＣＰＵ、２はデコーダ、３および５は
アクセス周期を確保する回路、４はＩ１０ボートである
。 なお、図中、同一符号は同一または相当部分を示す。 リ　　　１／）　　　　　リ　　　リ　　　ｔ／１　　
　　　の第４図 第６図

Claims (1)

1. 【特許請求の範囲】 少なくとも所定の第１の時間長さの予め定められた第１
   のレベルを保持し、かつ、これに続いて少なくとも所定
   の第２の時間長さの予め定められた前記第１のレベルと
   は異なる第２のレベルを保持する保持信号に応答して、
   各々がデータ処理を行なう複数のデータ処理手段と、 前記複数のデータ処理手段を選択するためのアドレス信
   号および前記データ処理手段へのアクセスの開始を示す
   開始信号を出力するアクセス命令手段と、 前記アクセス命令手段からのアドレス信号および開始信
   号に応答して、前記データ処理手段がデータ処理を行な
   うことを命令する命令信号を前記複数のデータ処理手段
   のうちのいずれかに選択的に出力するデコーダ手段とを
   含み、 前記命令信号は、第３の時間長さの第１のレベル、かつ
   、これに続いて第４の時間長さの第２のレベルを有し、 前記デコーダ手段と前記複数のデータ処理手段のうちの
   少なくとも１つとの間に設けられ、前記デコーダ手段か
   らの命令信号を受け、その第４の時間長さが第２の時間
   長さよりも短いとき、検出信号を出力する検出手段と、 前記検出手段からの検出信号に応答して、前記第２の時
   間長さよりも短い前記第４の時間長さを有する命令信号
   を、少なくとも前記第２の時間長さを有する補償された
   命令信号に補償する補償手段とを含み、 前記命令信号または前記補償された命令信号は、前記保
   持信号として前記デコーダ手段により選択されたデータ
   処理手段に与えられる、コンピュータシステムにおける
   アクセス周期を確保する回路。