JPH05120030A

JPH05120030A - 割り込みコントローラ

Info

Publication number: JPH05120030A
Application number: JP28334991A
Authority: JP
Inventors: Mitsumichi Nishimura; 光充西村
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1991-10-29
Filing date: 1991-10-29
Publication date: 1993-05-18
Anticipated expiration: 2015-10-03
Also published as: JP3093374B2

Abstract

(57)【要約】【目的】周辺機能が発生する割り込み要求信号が複数
個セットされたことを検出する割り込みコントローラを
提供することを目的とする。【構成】周辺機能５が発生した割り込み要求を記憶す
る記憶回路を構成するＲＳフリップフロップ１３７，１
３９と記憶した割り込み要求の条件判別を行うアンド回
路１３８とを備えたことを特徴とする。【効果】マイクロコンピュータの処理スピードを低下
させることなく、複数個の割り込み要求の同時発生時の
割り込み要求を一度だけ発生することができる効果があ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に内蔵する割り込みコントローラに関する。

【０００２】

【従来の技術】一般にマイクロコンピュータは図５に示
すような構成である。マイクロコンピュータ１では、メ
モリ３内に記憶されている命令に従ってＣＰＵ２が処理
を行う。周辺機能５はＣＰＵ２と内部バス６を介してデ
ータの書き込みまたは読み出し（以下、アクセスとい
う）を行い制御されるが、ＣＰＵ２とは独立して動作し
ている。周辺機能５としてはタイマや外部割り込み信号
等があり、例えばタイマがある値になった場合や外部か
らの入力パルスがあった場合（以下、外部割り込みとい
う）等の特別な状態を周辺機能５が検出した場合に、Ｃ
ＰＵ２に検知させるために周辺機能５から割り込み要求
信号７を発生する。割り込み要求信号７は割り込みコン
トローラ４に入力される。割り込みコントローラ４は割
り込み処理要求をＣＰＵ２に送出してもよい状態（割り
込み許可状態）、他の割り込み要求の有無や割り込み要
求の優先順位の判別等を行い、条件が整っている場合に
割り込み要求として割り込み処理要求信号８をＣＰＵ２
に送出する。ＣＰＵ２は割り込み処理要求信号８を検出
して受け付けると、割り込みコントローラ４に対し割り
込み処理要求信号８を受け付けたことを示す信号等の種
々の制御信号９を出力する。割り込み処理要求を受け付
けたＣＰＵ２はその時点まで実行していた処理を中断
し、対応する割り込み要求信号７に応じた割り込み処理
を実行する。

【０００３】次に、図６に従来の割り込みコントローラ
の構成図を示し、図７のタイミイグ図を用いて動作を説
明する。図６で、ＩＮＴ０、ＩＮＴ１、ＩＮＴ２および
ＩＮＴ３は周辺機能５から出力される割り込み要求信号
７であり、それぞれの割り込み要求信号制御装置１１、
１２、１３および１４に入力されている。割り込み要求
信号制御装置１１、割り込み要求信号制御装置１２、割
り込み要求信号制御装置１３および割り込み要求信号制
御装置１４はそれぞれ同一の構成であるので割り込み要
求信号制御装置１１について説明する。割り込み要求信
号７が発生してＩＮＴ０が「１」になると、割り込み要
求フラグ（以下、ＩＦ０フラグという）であるＲＣフリ
ップフロップ１３７が「１」にセットされる。ＣＰＵ２
が内部アドレスバスで割り込み要求信号制御装置１１の
番地を指し、データを内部データバス１４９に出力して
ライト信号を発生すると、ライト信号制御回路１２８の
出力１１５が「１」になり、内部データバス１４９から
マスクビットであるラッチ１４２にＣＰＵ２が出力した
データが書き込まれる。マスクビットの内容が「１」の
ときはアンド回路６３８の出力はインバータ１４３によ
り「０」に固定されているが、マスクビットの内容が
「０」のときはアンド回路６３８の出力はＥＩ信号と割
り込み要求フラグにより決定される。ＥＩ信号は割り込
み処理を許可する信号でＥＩ信号が「１」のときに割り
込み処理が許可される。したがって、ＩＮＴ０が
「１」、マスクビットが「０」そしてＥＩ信号が「１」
のときにアンド回路６３８の出力は「１」になり、オア
回路１２５の出力も「１」になる。割り込み要求信号制
御装置１１からの出力１３１が「１」になるとインバー
タ１１９の出力は「０」になり、アンド回路１２２、１
２３および１２４は「０」に固定される。同様に割り込
み要求信号制御装置１２からの出力１３２が「１」にな
るとアンド回路１２３および１２４は「０」に固定され
る。同様に割り込み要求信号制御装置１３からの出力１
３３が「１」になるとアンド回路１２４は「０」に固定
される。アンド回路６３８の出力とアンド回路１２２、
１２３および１２４の各出力とはオア回路１２５に入力
されている。すなわち、複数個の割り込みが同時に発生
した場合に、ＩＮＴ０、ＩＮＴ１、ＩＮＴ２、ＩＮＴ３
の順番で優先されてオア回路１２５に入力される。ＣＬ
Ｋはタイミイグクロックであり、ラッチ１２６はＣＬＫ
が「０」のタイミイグでオア回路１２５の出力「１」を
ラッチし、ＩＮＴＲＱ８が出力される。ＣＰＵ２はこの
ＩＮＴＲＱ８が「１」であることを検知すると、現在実
行中のプログラムの処理番地およびプログラムステータ
スの待避等の一連の処理の後に割り込み処理を開始す
る。まず、ＣＰＵ２からＯＥＶＣ信号が出力されて出力
バッファ１３０に入力される。アンド回路６３８の出力
およびアンド回路１２２、１２３および１２４のいずれ
かの出力が「１」になっかときに、ＩＮＴ０、ＩＮＴ
１、ＩＮＴ２およびＩＮＴ３の各割り込み処理に対応し
たベクタ割り込み処理アドレスがベクタテーブルアドレ
ス１２９から出力バッファ１３０を介して内部データバ
ス１４９に出力される。ＣＰＵ２では、このベクタ割り
込み処理アドレスに基づき割り込み処理要求信号７がＩ
ＮＴ０、ＩＮＴ１、ＩＮＴ２またはＩＮＴ３のどの割り
込みから発せられたものか判別する。つぎに、ＣＰＵ２
の制御信号９のうち１本のＣＬＲＩＦ信号を「１」にす
る。ＣＬＲＩＦ信号が「１」になると、アンド回路６３
８、１２２、１２３および１２４の出力が「１」になっ
ている割り込み要求信号制御装置１１、割り込み要求信
号制御装置１２、割り込み要求信号制御装置１３、割り
込み要求信号制御装置１４のアンド回路１３５の出力が
「１」になり、割り込み要求フラグが「０」にリセット
される。なお、リセット信号は割り込みコントローラ４
を初期化する信号であり、リセット信号が「１」になる
と割り込み要求フラグは「０」、マスクビットは「１」
に初期化される。

【０００４】いま、ＩＮＴ０、ＩＮＴ１、ＩＮＴ２およ
びＩＮＴ３について、マスクビットがそれぞれ「０」、
「０」、「０」、「０」、ＥＩ信号が「１」に設定され
てい場合を図７のタイミイグ図を用いて説明する。図７
で、ＩＮＴ０がＴ２タイミングで「１」になったとする
と、ＩＦ０フラグが「１」にセットされる。インバータ
１４３は「１」、ＥＩ信号は「１」であるので、アンド
回路６３８からは「１」が出力される。すると、オア回
路１２５の出力が「１」になり、Ｔ２タイミングのＣＬ
Ｋが「０」のタイミングでラッチ１２６から「１」が出
力され、ＩＮＴＲＱ８が出力される。ＣＰＵ２でＩＮＴ
ＲＱ８が受け付けられた後にＴ６タイミングでＯＥＶＣ
信号が入力される。ＯＥＶＣ信号によって出力バッファ
１３０が導通し、ベクタ割り込み処理アドレスが内部デ
ータバス１４９に出力される。ＣＬＲＩＦ信号がＴ１０
タイミングで「１」になったとすると、割り込み要求信
号制御装置１１のアンド回路１３５の出力が「１」にな
り、オア回路１３６を介してＩＦ０フラグは「０」にリ
セットされる。ＩＦ０フラグであるＲＳフリップフロッ
プ１３７の出力「０」はアンド回路６３８、オア回路１
２５およびラッチ１２６を介してＩＮＴＲＱ８として出
力される。一方、ＩＮＴ１がＴ５タイミングで「１」に
なったとすると、割り込み要求信号制御装置１２のＩＦ
０フラグに対応するゲートが「１」にセットされる。イ
ンバータに対応するゲートは「１」、ＥＩ信号は「１」
であるので、アンド回路６３８に対応するゲートからは
「１」が出力され、アンド回路１２２に入力される。ア
ンド回路１２２に対応するゲートの他方の入力であるイ
ンバータ１４３に対応するゲートの出力は「０」である
ので、アンド回路１２２に対応するゲートの出力は
「０」に固定されている。Ｔ１０タイミングでＣＬＲＩ
Ｆ信号が入力されてインバータ１１９の出力が「１」に
なったときに、アンド回路１２２の出力が「１」にな
る。すると、オア回路１２５の出力が「１」になり、Ｃ
ＬＫが「０」のタイミングでラッチ１２６から「１」が
出力され、ＩＮＴＲＱ８が出力される。以下、ＩＮＴ０
の割り込み受け付けと同様の処理が行われる。このよう
に、ＩＮＴ１によるＩＮＴＲＱ８の出力は優先順位の高
いＩＮＴ０のＩＦフラグが「０」にリセットされるまで
待たされる。同様に、ＩＮＴ２およびＩＮＴ３によるＩ
ＮＴＲＱ出力も優先順位の高い割り込み要求のＩＦフラ
グがすべて「０」にリセットされるまで待たされる。

【０００５】

【発明が解決しようとする課題】しかし、従来の割り込
みコントローラではひとつの割り込み要求に対しＩＮＴ
ＲＱが必ず出力されるので、複数個の割り込み要求がそ
ろったときに一度だけ割り込み処理を行いたい場合に、
複数個の割り込み要求がそろったことを検知するソフト
ウェア処理またはマイクロコンピュータの外部に回路を
設ける必要があった。

【０００６】最近のマイクロコンピュータでは、リアル
タイム制御等高速処理の応用のため割り込みの応用が多
彩になり、またきめ細かな制御を行うために複数個の割
り込み要求がそろったとき一度だけせ割り込み処理を行
う制御が必要になってきている。このような応用の一例
として、例えばタイマを用いた時間計測等の応用があ
る。一般にタイマを用いた時間計測には、計測したい外
部機能からパルスを発生させマイクロコンピュータの外
部割り込み端子に入力する。マイクロコンピュータは外
部割り込み入力時のタイマの値をラッチする。（以下、
本動作をキャプチャ動作、ラッチをキャプチャレジスタ
という）このキャプチャ動作を二度繰り返し、一度目に
ラッチした値と二度目にラッチした値の差とタイマのカ
ウント周期時間とから外部機能で発生したパルス間の時
間計測を計算する。マイクロコンピュータでは、外部割
り込み入力時には割り込みコントローラから必ず割り込
み処理要求が出力される。したがって、割り込み処理は
二度起動され、一度目の割り込み処理では一度目の割り
込みであることを検知した後にキャプチャレジスタの値
を退避する。二度目の割り込み処理では二度目の割り込
みであることを検知した後に時間計測処理を行う。しか
し、キャプチャレジスタを二個用意しておけば一度目の
割り込み処理は全く無駄になり、マイクロコンピュータ
全体の処理速度の低下を引き起こす。

【０００７】このように、従来例では、複数個の割り込
み要求がそろったことを検知するソフトウェア処理また
はマイクロコンピュータの外部に回路を設けて制御して
いた。しかし、ソフトウェア処理で制御する場合はマイ
クロコンピュータ全体の処理スピードが低下し、また外
部に回路を設ける場合には応用システムが大型化し、コ
スト高につく欠点があった。

【０００８】本発明は、このような欠点を除去するもの
で、周辺機能が発生する割り込み要求信号が複数個セッ
トされたことを検出する手段をもつ割り込みコントロー
ラを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、割り込み要求
信号を発行する複数個の周辺機能を有するマイクロコン
ピュータに内蔵され、この割り込み要求信号を制御して
中央演算装置に割り込み処理要求信号を出力する割り込
みコントローラにおいて、上記複数個の周辺機能が発行
した割り込み要求信号を記憶する記憶回路と、上記記憶
回路に記憶された割り込み要求信号に対して判別条件に
基づき判定を行い、この判別条件が満足されたことを示
す判定信号を出力する条件判別回路と、この条件判別回
路からの判定信号または上記割り込み要求信号を検出し
た場合に上記中央演算装置に対して割り込み処理要求信
号を出力する割り込み要求信号出力装置とを備えたこと
を特徴とする。

【００１０】ここで、上記判別条件が、所定個数の割り
込み要求信号が所定期間内に上記記憶回路に入力された
ことを判定する条件であっても良い。

【００１１】

【作用】上記複数個の周辺機能が発行した割り込み要求
信号を記憶する。この記憶された割り込み要求信号に対
して所定個数の割り込み要求信号が所定期間内に記憶さ
れたことを判定する判別条件に基づき判定を行い、この
判別条件が満足されたことを示す判定信号を出力する。
この判定信号または割り込み要求信号を検出した場合に
中央演算装置に対して割り込み処理要求信号を出力す
る。

【００１２】

【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１は本発明の割り込みコントローラの構成図で
ある。図１で、アンド回路１３５、オア回路１３６、Ｉ
Ｆ０フラグであるＲＳフリップフロップ１３７およびＩ
Ｆ０１フラグであるＲＳフリップフロップ１３９が割り
込み要求信号の記憶回路に相当し、ラッチ１４０、マス
クビットであるラッチ１４２、インバータ１４３、オア
回路１４１およびアンド回路１３８が条件判別回路に相
当し、またオア回路１２５およびラッチ１２６が割り込
み処理要求信号出力装置に相当する。

【００１３】この実施例は、図５に示すように、複数個
の周辺機能５が発行した割り込み要求信号７を記憶する
記憶回路であるアンド回路１３５、オア回路１３６、Ｒ
Ｓフリップフロップ１３７およびＲＳフリップフロップ
１３９と、上記記憶回路に記憶された割り込み要求信号
７に対して判別条件に基づき判定を行い、この判別条件
が満足されたことを示す判定信号を出力する条件判別回
路であるラッチ１４０、ラッチ１４２、オア回路１４１
およびアンド回路１３８と、この条件判別回路からの判
定信号または割り込み要求信号７を検出した場合に中央
演算装置２に対し割り込み処理要求信号８を出力する割
り込み要求信号出力装置であるオア回路１２５およびラ
ッチ１２６とを備える。ここで、上記判別条件は、所定
個数の割り込み要求信号７が所定期間内に上記記憶回路
に入力されたことを判定する条件である。

【００１４】次に、この実施例の動作を説明する。図２
は図１の動作を示すタイミング図である。図１で、図６
と同一の番号で示す機能は同一の動作を行うので説明は
省略し、異なる部分に関して説明する。図１で、ＲＳフ
リップフロップ１３９はセット入力に割り込み要求ＩＮ
Ｔ０１が接続され、リセット入力にはオア回路の１３６
の出力が接続され、ＲＳフリップフロップ１３７と同様
の動作を行う。ＲＳフリップフロップ１３９の出力はオ
ア回路１４１に入力される。オア回路１４１の他入力に
はラッチ１４０の出力が接続されている。ラッチ１４０
にはデータとして内部データバス１４９の１ビットが入
力され、クロック入力にはライト制御回路１２８からセ
レクト信号１４５が入力され、従来例で説明したマスク
ビットであるラッチ１４２と同様にＣＰＵ２から書き込
みができる構成になっている。ラッチ１４０に「１」が
書き込まれきした場合にオア回路１４１に「１」が入力
されてオア回路１４１の出力は「１」に固定され、ラッ
チ１４０に「０」が書き込まれていた場合にオア回路１
４１には「０」が入力されるので、ＲＳフリップフロッ
プ１３９の出力が「１」のときにオア回路１４１の出力
は「１」になる。オア回路１４１の出力はアンド回路１
３８に入力されている。アンド回路１３８の他入力はＩ
Ｆ０フラグであるＲＳフリップフロップ１３７の出力、
インバータ１４３の出力および割り込み許可信号ＥＩで
あり、これらは従来例と同様の動作を行うので説明は省
略する。したがって、割り込み許可信号ＥＩ、マスクビ
ットがそれぞれ「１」、「０」の状態のときに、ラッチ
１４０が「１」の場合にはアンド回路１３８の出力はＲ
Ｓフリップフロップ１３７の出力値が出力され、ラッチ
１４０が「０」の場合にはアンド回路１３８の出力はＲ
Ｓフリップフロップ１３７、ＲＳフリップフロップ１３
９の出力がそれぞれ「１」、「１」のときにのみ「１」
が出力される。アンド回路１３８の出力はオア回路１２
５およびラッチ１２６を介してＩＮＴＲＱ８として出力
される。

【００１５】次に、図１の動作を図２のタイミング図を
用いて説明する。図２は割り込み許可信号ＥＩ、マスク
ビットがそれぞれ「１」、「０」の状態のときにラッチ
１４０を「０」としたときの割り込みコントローラ４の
動作を示したタイミング図である。図２で、Ｔ２タイミ
ングでＩＮＴ０が「１」になったとする。ＩＮＴ０が
「１」になると、Ｔ２タイミングでＲＳフリップフロッ
プ１３７は「１」にセットされる。ＲＳフリップフロッ
プ１３７の出力はアンド回路１３８に入力されるが、ア
ンド回路１３８の他入力であるオア回路１４１の出力は
「０」であるので、アンド回路１３８の出力は「０」の
まま変化しない。次に、Ｔ５タイミングでＩＮＴ０１が
「１」になったとすると、ＲＳフリップフロップ１３９
はＴ５タイミングで「１」にセットされる。ＲＳフリッ
プフロップ１３９の出力「１」はオア回路１４１を介し
てアンド回路１３８に入力される。したがって、Ｔ５タ
イミングでアンド回路１３８の出力は「１」になり、オ
ア回路１２５を介しラッチ１２６に入力される。ラッチ
１２６はラッチクロック入力であるインバータ１２７に
よりＴ５タイミングのＣＬＫの立ち下がりのタイミング
で「１」をラッチし、同時にＩＮＴＲＱ８として出力さ
れる。次に、ＣＰＵ２からＴ８タイミングでＯＥＶＣ信
号が出力され、割り込みコントローラ４からはベクタア
ドレスが内部データバス１４９に出力される。次に、Ｔ
１２タイミングでＣＰＵ２からＣＬＲＩＦ信号が出力さ
れたとする。ＣＬＲＩＦ信号はアンド回路１３５および
割り込み要求信号制御装置１２、割り込み要求信号制御
装置１３、割り込み要求信号制御装置１４それぞれのア
ンド回路１３５に対応するアンド回路に入力される。ア
ンド回路１３５および割り込み要求信号制御装置１２、
割り込み要求信号制御装置１３、割り込み要求信号制御
装置１４それぞれのアンド回路１３５に対応するアンド
回路に入力される。アンド回路１３５および割り込み要
求信号制御装置１２、割り込み要求信号制御装置１３、
割り込み要求信号制御装置１４それぞれのアンド回路１
３５に対応するアンド回路の他入力はそれぞれアンド回
路１３８、アンド回路１２２、アンド回路１２３、アン
ド回路１２４の出力であり、アンド回路１３８だけが
「１」であるので割り込み要求信号制御装置１１のアン
ド回路１３５だけが「１」になる。アンド回路１３５の
出力「１」はオア回路１３６を介してＲＣフリップフロ
ップ１３７およびＲＳフリップフロップ１３９のリセッ
ト側に入力され、ＲＳフリップフロップ１３７およびＲ
Ｓフリップフロップ１３９は「０」にリセットされる。
ＲＳフリップフロップ１３７およびＲＳフリップフロッ
プ１３９の出力「０」はアンド回路１３８に入力され、
アンド回路１３８の出力は「０」になる。アンド回路１
３８の出力「０」はオア回路１２５およびラッチ１２６
を介してＴ１２タイミングのＣＬＫの立ち下がりのタイ
ミングでＩＮＴＲＱ８として出力される。このように本
実施例では、ＩＮＴ０およびＩＮＴ０１の二つの信号か
ら「１」入力があったときＩＮＴＲＱ８が一度だけ発生
する。また、ＩＮＴ１およびＩＮＴ１１またはＩＮＴ２
およびＩＮＴ２１またはＩＮＴ３およびＩＮＴ３１でも
同様に二つの信号から「１」入力があったときにＩＮＴ
ＲＱ８を一度だけ発生させることができる。

【００１６】次に、本発明の第二の実施例を図３および
図４を用いて説明する。図３は割り込みコントローラ４
の全体構成図である。

【００１７】図３で、アンド回路１３５、オア回路１３
６、ＩＦ０フラグであるＲＳフリップフロップ１３７、
ＩＦ０１フラグであるＲＳフリップフロップ１３９およ
びＩＦ０２フラグであるＲＳフリップフロップ３３９が
割り込み要求信号の記憶回路に相当し、ラッチ１４０、
ラッチ３４０、ラッチ１４２、インバータ１４３、オア
回路１４１、オア回路３４１およびアンド回路３３８が
条件判別回路に相当し、またオア回路１２５およびラッ
チ１２６が割り込み処理要求信号出力装置に相当する。

【００１８】図４は図３のタイミング図である。第二の
実施例は第一の実施例と比較して各割り込み要求信号制
御レジスタに入力される割り込み要求信号が一信号ふえ
て三つの信号となっている他は全く同一の制御であるの
で、同一番号が付けられた回路の動作の説明は省略す
る。図３で、ＲＳフリップフロップ３３９はセット入力
に割り込み要求ＩＮＴ０２が接続され、リセット入力に
はオア回路１３６の出力が接続され、ＲＳフリップフロ
ップ１３７およびＲＳフリップフロップ１３９と同様の
動作を行う。ラッチ３４０は第一の実施例で説明したラ
ッチ１４０と同様にＣＰＵ２からの書込みができる構成
になっていて、その出力はオア回路３４１に入力されて
いる。したがって、第一の実施例と同様にラッチ３４０
に「１」が書き込まれていた場合にオア回路３４１の出
力は「１」に固定され、ラッチ３４０に「０」が書き込
まれていた場合にＲＳフリップフロップ３３９の出力が
「１」のときにはオア回路３４１の出力は「１」にな
る。オア回路３４１の出力はアンド回路３３８に入力さ
れている。アンド回路３３８の他入力はＲＳフリップフ
ロップ１３７の出力、ＲＳフリップフロップ１３９の出
力、インバータ１４３の出力および割り込み許可信号Ｅ
Ｉであり、これらは従来例および第一の実施例と同様の
動作を行うので説明は省略する。したがって、割り込み
許可信号ＥＩ、マスクビットがそれぞれ「１」、「０」
の状態のときにラッチ１４０、ラッチ３４０が「０」、
「０」の場合には、アンド回路３３８の出力はＲＳフリ
ップフロップ１３７、ＲＳフリップフロップ１３９、Ｒ
Ｓフリップフロップ３３９の出力がそれぞれ「１」、
「１」、「１」のときのみ「１」が出力される。アンド
回路３３８の出力はオア回路１２５およびラッチ１２６
を介してＩＮＴＲＱ８として出力される。

【００１９】次に、図３の動作を図４のタイミング図を
用いて説明する。図４は割り込み許可信号ＥＩ、マスク
ビットがそれぞれ「１」、「０」の状態のときに、ラッ
チ１４０、ラッチ３４０をそれぞれ「０」、「０」とし
たときの割り込みコントローラ４の動作を示したタイミ
ング図である。図４で、Ｔ４タイミングまでは第一の実
施例と同様の動作を行うので説明は省略する。Ｔ５タイ
ミングで割り込み要求信号ＩＮＴ０１が「１」になった
とする。ＩＮＴ０１が「１」になると、Ｔ５タイミング
でＩＦ０１フラグであるＲＳフリップフロップ１３９は
「１」にセットされる。ＲＳフリップフロップ１３９の
出力はアンド回路３３８に入力されるが、アンド回路１
３８の他入力であるオア回路３４１の出力は「０」であ
るので、アンド回路３３８の出力は「０」のまま変化し
ない。次に、Ｔ８タイミングでＩＮＴ０２が「１」にな
ったとすると、ＲＳフリップフロップ３３９はＴ８タイ
ミングで「１」にセットされる。ＲＳフリップフロップ
３３９の出力「１」はオア回路３４１を介してアンド回
路３３８に入力される。したがって、Ｔ８タイミングで
アンド回路３３８の出力は「１」になり、オア回路１２
５を介しラッチ１２６に入力される。ラッチ１２６はラ
ッチクロック入力であるインバータ１２７によりＴ８タ
イミングのＣＬＫの立ち下がりのタイミングで「１」を
ラッチし、同時にＩＮＴＲＱ８として出力される。次
に、ＣＰＵ２からＴ１１タイミングでＯＥＶＣ信号が出
力され、割り込みコントローラ４からはベクタアドレス
が内部バス１４９に出力される。次に、Ｔ１５タイミン
グでＣＰＵ２からＣＬＲＩＦ信号が出力されたとする。
ＣＬＲＩＦ信号はアンド回路１３５および割り込み要求
信号制御装置１２、割り込み要求信号制御装置１３、割
り込み要求信号制御装置１４それぞれのアンド回路１３
５に対応するアンド回路に入力される。アンド回路１３
５および割り込み要求信号制御装置１２、割り込み要求
信号制御装置１３、割り込み要求信号制御装置１４それ
ぞれのアンド回路１３５に対応するアンド回路の他入力
はそれぞれアンド回路３３８、アンド回路１２２、アン
ド回路１２３、アンド回路１２４の出力であり、アンド
回路３３８だけが「１」であるので割り込み要求信号制
御装置１１のアンド回路１３５だけが「１」になる。ア
ンド回路１３５の出力「１」はオア回路１３６を介して
ＲＳフリップフロップ１３７、ＲＳフリップフロップ１
３９およびＲＳフリップフロップ３３９のリセット側に
入力され、ＲＳフリップフロップ１３７、ＲＳフリップ
フロップ１３９およびＲＳフリップフロップ３３９は
「０」にリセットされる。ＲＳフリップフロップ１３
７、ＲＳフリップフロップ１３９およびＲＳフリップフ
ロップ３３９の出力「０」はアンド回路３３８に入力さ
れ、アンド回路３３８の出力は「０」になる。アンド回
路３３８の出力値「０」はオア回路１２５およびラッチ
１２６を介してＴ１２タイミングのＣＬＫの立ち下がり
のタイミングでＩＮＴＲＱ８として出力される。このよ
うにこの実施例では、ＩＮＴ０、ＩＮＴ０１、ＩＮＴ０
２の三つの信号のすべてから「１」入力があったときに
ＩＮＴＲＱ８が一度だけ発生する。また、ＩＮＴ１、Ｉ
ＮＴ１１、ＩＮＴ１２またはＩＮＴ２、ＩＮＴ２１、Ｉ
ＮＴ２２またはＩＮＴ３、ＩＮＴ３１、ＩＮＴ３２でも
同様に三信号のすべてから「１」入力があったときにＩ
ＮＴＲＱ８を一度だけ発生させることができる。

【００２０】この実施例では、割り込み要求がそろった
ときだけ割り込み処理要求を発生したが、周辺機能の状
態を判別する条件を任意に変更して特殊な条件を設定し
てもその効果に変化がない。

【００２１】

【発明の効果】本発明は、以上説明したように、マイク
ロコンピュータ全体の処理スピードを低下させずまた外
部に条件検出回路を設けずに複数個の割り込み要求がそ
ろったときに一度だけ割り込み処理要求を発生させるこ
とができる効果がある。

【図面の簡単な説明】

【図１】本発明第一実施例の構成を示すブロック構成
図。

【図２】本発明第一実施例の動作を示すタイミング図。

【図３】本発明第二実施例の構成を示すブロック構成
図。

【図４】本発明第二実施例の動作を示すタイミング図。

【図５】一般のマイクロコンピュータの構成図。

【図６】従来例の構成を示すブロック構成図。

【図７】従来例の動作を示すタイミング図。

【符号の説明】

１マイクロコンピュータ２ＣＰＵ３メモリ４割り込みコントローラ（ＩＮＴＣ）５周辺機能６内部バス１１割り込み処理要求信号制御装置（ＩＣ０）１２割り込み処理要求信号制御装置（ＩＣ１）１３割り込み処理要求信号制御装置（ＩＣ２）１４割り込み処理要求信号制御装置（ＩＣ３）１１９インバータ１２２アンド回路１２３アンド回路１２４アンド回路１２５オア回路１２６ラッチ１２７インバータ１２８ライト制御回路１２９ベクタアドレステーブル１３０出力バッファ１３５アンド回路１３６オア回路１３７ＲＳフリップフロップ１３８アンド回路１３９ＲＳフリップフロップ１４０ラッチ１４１オア回路１４２ラッチ１４３インバータ１４５セレクト信号１４９内部データバス３３８アンド回路３４０ラッチ３４１オア回路６３８アンド回路

Claims

【特許請求の範囲】

【請求項１】割り込み要求信号を発行する複数個の周
辺機能を有するマイクロコンピュータに内蔵され、この
割り込み要求信号を制御して中央演算装置に割り込み処
理要求信号を出力する割り込みコントローラにおいて、上記複数個の周辺機能が発行した割り込み要求信号を記
憶する記憶回路と、上記記憶回路に記憶された割り込み要求信号に対して判
別条件に基づき判定を行い、この判別条件が満足された
ことを示す判定信号を出力する条件判別回路と、この条件判別回路からの判定信号または上記割り込み要
求信号を検出した場合に上記中央演算装置に対して割り
込み処理要求信号を出力する割り込み要求信号出力装置
とを備えたことを特徴とする割り込みコントローラ。
【請求項２】上記判別条件が、所定個数の割り込み要
求信号が所定期間内に上記記憶回路に入力されたことを
判定する条件である請求項１記載の割り込みコントロー
ラ。