JPH04235635A - 割込みコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
の割込みコントローラに利用する。特に、割込み要求に
対し優先順位を指定できる割込みコントローラに関する
。

【０００２】

【従来の技術】マイクロコンピュータは、一般に図１０
に示す構成である。図１０で、マイクロコンピュータ１
は、メモリ３内のプログラムメモリから読み出した命令
に基づき中央演算装置（以下、ＣＰＵという。）２が処
理を実行する。また、周辺機能５はＣＰＵ２に対して内
部バス６を介してデータの書込みまたは読出し（以下、
アクセスという。）を行うが、ＣＰＵ２とは独立して動
作している。周辺機能５としてはタイマ、シリアルイン
タフェース機能などがあり、例えばタイマが設定値にな
った場合やシリアルデータの受信が完了したりした場合
などの特別な状態を周辺機能５が検出すると、周辺機能
５がＣＰＵ２にそのことを知らせるために割込み要求信
号７を発生する。割込み要求信号７は割込みコントロー
ラ４に入力される。割込みコントローラ４は割込み要求
をＣＰＵ２に送出してもよい状態（割込み許可状態）、
他の割込み要求の有無、割込み要求の優先順位の判別な
どを行い、条件が整っていると割込み要求としてＣＰＵ
２に対して割込み処理要求信号８を送出する。ＣＰＵ２
は割込み処理要求信号８を受付けると、割込みコントロ
ーラ４に対し割込み要求を受付けたことを示す信号など
の種々の制御信号９を出力する。割込み要求を受付けた
ＣＰＵ２は対応する割込み要求信号７すなわち周辺機能
に応じた割込み処理を実行中のプログラムを中断して実
行する。

【０００３】ここで、割込み要求信号７の優先順位の説
明を行う。割込み要求信号７が複数本ある場合は、割込
み要求信号７の種類により緊急に割込み処理を実行すべ
き割込み要求信号７（以下、緊急割込み要求という。）
と遅くてもよい割込み要求信号７（以下、一般割込み要
求という。）とがある。緊急割込み要求は一般割込み要
求の割込み処理実行中でも一般割込み要求の割込み処理
中に割込んで対応する緊急な割込み処理を実行する必要
がある。したがって、割込み要求信号７には各々に優先
順位を設定する必要がある。そして、優先順位が高く設
定された割込み要求信号７に対する割込み処理は、優先
順位が低く設定された割込み要求信号７に対する割込み
処理中でも割込んで実行するように制御する必要がある
。このような優先順位制御は割込みコントローラ４で行
われる。

【０００４】次に図１１に従来の割込みコントローラ４
の構成図を示す。図１２のタイミングチャートを用いて
その動作を説明する。図１１は優先順位指定が４レベル
の例である。図１１で、割込み要求信号０、割込み要求
信号１、割込み要求信号２および割込み要求信号３は周
辺機能が出力される割込み要求信号７であり、それぞれ
の割込み要求信号制御装置１１、１２、１３および１４
に入力される。割込み要求信号制御装置１１、割込み要
求信号制御装置１２、割込み要求信号制御装置１３およ
び割込み要求信号制御装置１４はそれぞれ同一構造であ
るので、割込み要求信号制御装置１１について説明する
。割込み要求信号７が発生して割込み要求信号０が「１
」になると、割込み要求フラグ（ＩＦ）１１２　が「１
」にセットされる。ＣＰＵ２が内部アドレスバスで割込
み要求信号制御装置１１の番地を指し、データを内部デ
ータバス２０にデータを出力してライト信号を発生する
と、ライト信号制御回路２３の出力２４が「１」となり
内部データバス２０からマスクビット１１１　とプライ
オリティビット１１６　および１１７　とにＣＰＵ２の
出力したデータが書込まれる。マスクビット１１１　の
内容が「１」のときはアンド回路１１４　の出力はイン
バータ１１９　により「０」に固定されているが、マス
クビット１１１　の内容が「０」のときはアンド回路１
１４　の出力はＥＩ信号と割込み要求フラグ１１２　と
により決定される。ＥＩ信号は割込み処理を許可する信
号で、ＥＩ信号が「１」のときに割込み処理が許可され
る。プライオリティビット１１６　および１１７　は割
込み要求信号７の優先順位を指定するビットで、２ビッ
トのプライオリティビット「０」、「１」、「２」およ
び「３」の４個のレベル　（「０」が最も優先順位レベ
ルが高く、「３」が最も低い）の指定を行う。プライオ
リティビット１１６　が上位、プライオリティビット１
１７　が下位ビットである比較器１１８　はスキャンカ
ウンタ１５の出力とプライオリティビット１１６　およ
び１１７　の内容との比較を行っており、両方が一致す
ると出力を「１」にする。したがってマスクビットが「
０」でかつＥＩ信号が「１」のときに割込み要求信号０
が「１」になり、比較器１８の出力が「１」になると、
アンド回路１１５　の出力ＲＡは「１」になり、オア回
路２２の出力も「１」になる。ラッチ１８はタイミング
クロックＣＬＫが「０」のタイミングでオア回路２２の
出力を読込み、次にタイミングクロックＣＬＫが「１」
になると出力する。スキャンカウンタ１５は優先順位を
スキャンするカウンタで、通常「０→１→２→３→０…
」の順で優先順位レベルをスキャンするためにスキャン
信号２８および２９を順次繰返し出力している。しかし
、スキャンカウンタ１５の内容が優先順位レジスタ１６
の出力３０の内容と一致した場合にクリアされ再び「０
」からカウントを始める。優先順位レジスタ１６の内容
が「２」の場合は「０→１→２→０→…」の順でカウン
トする。また、スキャンカウンタ１５はオア回路２２の
出力が「１」のときにカウント動作を中断し、内容を保
持している。優先順位レジスタ１６はＣＰＵ２が割込み
処理を行っている割込み要求の優先順位を記憶しており
、ＣＰＵ２の制御信号９のうちの１本であるＯＥＶＣ信
号が「１」のときにスキャンカウンタ１５が出力するス
キャン信号２８および２９を読込む。しかし、以前に優
先順位レジスタ１６に記憶されていた内容はそのまま保
持されるが、優先順位レジスタ１６の出力３０には優先
順位の高いレベルの方が出力される。また、ＯＥＶＣ信
号が出力されると、割込み要求信号制御装置１１、割込
み要求信号制御装置１２、割込み要求信号制御装置１３
および割込み要求信号制御装置１４のアンド回路１１５
　に対応するアンドゲートの出力が「１」となったとき
に、対応する割込みベクタアドレスがベクタアドレステ
ーブル１７から出力バッファ１９を介して内部データバ
ス２０に読出される。ＣＰＵ２はこの割込みベクタアド
レスにより割込み要求信号の種類を判別する。ＣＰＵ２
の制御信号９のうちの１本のＣＬＲＩＦ信号が「１」に
なるとアンド回路１１０　の出力が「１」となり、割込
み要求フラグ１１２　が「０」にリセットされる。なお
、リセット信号は割込みコントローラ４を初期化する信
号でリセット信号が「１」になると、割込み要求フラグ
１１２は「０」に、マスクビット１１１　は「１」に、
プライオリティビット１１６　および１１７　は「１」
および「１」に、優先順位レジスタ１６は割込み処理が
何も実行されていない状態に初期化される。

【０００５】今、割込み要求信号０、割込み要求信号１
、割込み要求信号２および割込み要求信号３についてマ
スクビット１１１　がそれぞれ「０」、「０」、「０」
および「０」、プライオリティビット１１６　および１
１７　が「１」および「０」（優先順位レベル「２」）
、「０」および「０」（優先順位レベル「０」）、「１
」および「１」（優先順位レベル「３」）および「０」
および「１」（優先順位レベル「１」）に設定されてい
る場合を図１２のタイミング図を用いて説明する。図１
２で、Ｔ２　タイミングで割込み要求信号０が発生する
と、Ｔ４　タイミングでスキャンカウンタ１５の出力が
優先順位レベル３を示すので、比較器１１８　で一致が
発生し、アンド回路１１５　の出力ＲＡが「１」になる
とオア回路２２の出力が「１」になるので、スキャンカ
ウンタ１５の内容がレベル「２」で停止する。Ｔ５　タ
イミングでは、割込み処理要求信号が「１」になって割
込み要求信号０が受付けられ、ＣＰＵ２に対し割込み処
理を要求す。割込み処理要求信号に対応してＣＰＵ２は
ＯＥＶＣ信号をＴ６　タイミングで「１」にする。Ｔ７
　タイミングでは、優先順位レジスタ１６の出力が優先
順位レベル２を示す。ここでＣＰＵ２がＣＬＲＩＦ信号
を「１」にしたとすると、割込み要求フラグ１１２　が
「０」にクリアされる。すると、アンド回路１１４　お
よび１１５　の出力が「０」、オア回路２２の出力も「
０」になる。すると、Ｔ８　タイミングでスキャンカウ
ンタ１５の内容が優先順位レジスタ１６の出力と一致す
るので、スキャンカウンタ１５はクリアされて優先順位
レベル「０」からスキャンが始まる。Ｔ１０タイミング
で割込み要求信号１が発生すると、Ｔ１１タイミングで
スキャンカウンタ１５の出力と割込み要求信号制御装置
１２内のプライオリティビット内容とが一致するので、
Ｔ１１タイミングで割込み処理要求信号が「１」になっ
て優先順位レベル「０」の割込み要求信号１が受付けら
れる。すると、Ｔ１１タイミング以降、スキャンカウン
タ１５の内容は「０」に固定され、次にＴ１４タイミン
グで割込み要求信号２が発生したとしてもスキャンカウ
ンタ１５の内容が「０」のために割込み要求信号制御装
置１３内の比較器で一致出力は発生しないので、現在受
付中の割込み要求信号１（優先順位レベル「０」）より
優先順位レベルが低い割込み要求信号２（優先順位レベ
ル「３」）は受付けられない。割込み処理の終了時にＣ
ＰＵ２がＣＬＲＩＰ信号を発生する。Ｔ１５タイミング
でＣＰＵ２がＣＬＲＩＰ信号を「１」にすると、優先順
位レジスタ１６はＴ１６タイミングで現在出力中の優先
順位レベル「０」をリセットし、１つ前の優先順位レベ
ル２を出力する。すると、スキャンカウンタ１６は再び
「０→１→２→０」の内容で順次スキャンを行う。

【０００６】このように、従来例はスキャンカウンタに
よる優先順位レベルの順次スキャンにより割込み優先順
位制御を行っており、優先順位レベルの低い割込み処理
中にも優先順位の高い割込み処理が割込んで実行でき、
また、優先順位レベルの高い割込み処理中には優先順位
レベルの低い割込み処理要求は実行できない。

【０００７】

【発明が解決しようとする課題】しかし、このような割
込み優先順位制御回路を備える従来の割込みコントロー
ラでは、優先順位を順次スキャンして検索するので、優
先順位レベルが多くなればスキャン動作が一巡するのに
時間が多くかかってしまう。最近のマイクロコンピュー
タでは割込み要求信号の本数が多くなり、またきめ細か
な制御を行うので、優先順位指定レベルの数が８〜１６
に拡大している。優先順位レベルが８レベルの場合では
、スキャンが一巡するのに８タイミングが必要になり、
割込み要求信号が発生してから受付けられるまでの時間
（以下、応答時間という）が最大１６タイミング必要に
なる。このような従来の割込みコントローラは、最近応
用が広がっているリアルタイム制御分野に対応したマイ
クロコンピュータには応答時間の関係で適用できない欠
点がある。

【０００８】本発明は、このような欠点を除去するもの
で、優先順位判別タイミング数が少ない割込みコントロ
ーラを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、中央演算装置
および割込み要求信号を発生する周辺機能を含むマイク
ロコンピュータに内蔵され、割込み要求信号を制御する
割込みコントローラにおいて、割込み要求信号に対して
２ｎ　個の優先順位レベルを設定するｎ個のプライオリ
ティビットと、優先順位レベルをスキャンするｎ個のタ
イミング信号を順次繰返し発生するステージカウンタと
、上記中央演算装置が実行中の割込み処理に対応する割
込み要求信号のプライオリティビットの内容を記憶する
実行中優先順位レジスタと、ｎ個のタイミングで発生し
たすべての割込み要求信号のプライオリティビットと上
記実行中優先順位レジスタの記憶内容との比較を最上位
ビットから最下位ビットに向かって順次行い、一連のす
べてのビットの比較でそのビット内容が他のビット内容
より優先する値をもつプライオリティビットに対応する
割込み要求信号を優先順位レベルが最も高い割込み要求
信号として検出する割込み要求信号制御装置と、この割
込み要求信号制御装置が最も優先順位レベルが最も高い
割込み要求信号を検出した場合に上記中央演算装置に対
して割込み処理要求信号を出力する装置とを備えたこと
を特徴とする。

【００１０】

【作用】ｎ個のタイミングで発生したすべての割込み要
求信号のプライオリティビットと実行中優先順位レジス
タの記憶内容との比較を最上位ビットから最下位ビット
に向かって順次行い、一連のすべてのビットの比較でそ
のビット内容が他のビット内容より優先する値をもつプ
ライオリティビットに対応する割込み要求信号を優先順
位レベルが最も高い割込み要求信号として検出し、これ
に応じて中央演算装置に対して割込み処理要求信号を出
力する。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明を用いた図１の割込みコントローラ
の構成図である。図２は図１に示すステージカウンタ３
２の詳細図、図３は図１に示す割込み要求信号制御装置
１１、割込み要求信号制御装置１２、割込み要求信号制
御装置１３および割込み要求信号制御装置１４の詳細図
、図４は図１の受付中割込み要求制御装置４０の詳細図
である。

【００１２】この実施例は、図１および図１０に示すよ
うに、中央演算装置２および割込み要求信号を発生する
周辺機能５を含むマイクロコンピュータ１に内蔵され、
割込み要求信号に対して２ｎ　個の優先順位レベルを設
定するｎ個のプライオリティビット１１６　および１１
７　と、優先順位レベルをスキャンするｎ個のタイミン
グ信号を順次繰返し発生するステージカウンタ３２と、
中央演算装置２が実行中の割込み処理に対応する割込み
要求信号のプライオリティビットの内容を記憶する優先
順位レジスタ１６と、ｎ個のタイミングで発生したすべ
ての割込み要求信号のプライオリティビットと優先順位
レジスタ１６の記憶内容との比較を最上位ビットから最
下位ビットに向かって順次行い、一連のすべてのビット
の比較でそのビット内容が他のビット内容より優先する
値をもつプライオリティビットに対応する割込み要求信
号を優先順位レベルが最も高い割込み要求信号として検
出する割込み要求信号制御装置１１、１２、１３および
１４と、この割込み要求信号制御装置１１、１２、１３
および１４が最も優先順位レベルが最も高い割込み要求
信号を検出した場合に上記中央演算装置に対して割込み
処理要求信号を出力する装置であるラッチ１８を含む手
段とを備える。

【００１３】次にこの実施例の動作を説明する。図５は
図１に示す割込みコントローラの動作を示すタイミング
チャートである。図１および図３で従来例の図１１と同
一の番号で示す機能は同一の動作を行うので、説明は省
略して異なる部分だけの説明を行う。

【００１４】図１で、ステージカウンタ３２は割込み要
求の優先順位レベルをスキャンするタイミング信号ＳＴ
Ｇ１、ＳＴＧ２およびＳＴＧ０を発生してタイミング制
御を行う。優先順位レジスタ１６は割込み要求信号制御
装置１１、割込み要求信号制御装置１２、割込み要求信
号制御装置１３および割込み要求信号制御装置１４から
出力される優先順位レベルをＯＥＶＣが「１」になるタ
イミングで読込み、次のタイミングクロックＣＬＫに同
期して優先順位レジスタ１信号４２および優先順位レジ
スタ０信号４１として出力する。また、優先順位レジス
タ１６は割込み要求信号が何も受付けられていないとき
はＥＮＩＳＰＲ信号４３を「０」にする。優先順位レジ
スタ１６に優先順位レベルが記憶されている場合はＥＮ
ＩＳＰＲ信号４３は「１」になる。優先順位レジスタ１
６はＣＬＲＩＰ信号により現在の優先順位レベルをクリ
アして１つ前の優先順位レベルを出力する。ここで、優
先順位レジスタ１信号４２は「２」の重み、優先順位レ
ジスタ０信号４１は「１」の重みを示す。ラッチ１８は
、タイミング信号ＳＴＧ２が「０」のときにオア回路２
２の出力を読込み、次のＣＬＫタイミングで出力し、タ
イミング信号ＳＴＧ０のタイミングでアンド回路３４を
介して割込み処理要求信号を出力する。またラッチ１８
はリセット信号とＣＬＲＩＦ信号とにより「０」にリセ
ットされる。ＰチャネルＭＯＳトランジスタ３７、３８
および３９はタイミングクロックＣＬＫが「１」のとき
にインバータ３３の出力により導通し、ＶＤＤレベルす
なわち「１」がＳＬＰＲＨ信号、ＣＭ１信号およびＣＭ
２信号に印加される。ＳＬＰＲＨ信号、ＣＭ１信号およ
びＣＭ２信号にはコンデンサが付加されていてタイミン
グクロックＣＬＫが「１」の間に「１」、「１」、「１
」に充電される（以下、プリチャージされるという。）
。

【００１５】図２はステージカウンタ３２の詳細図であ
る。図２で、初期状態にリセット信号が「１」になると
、タイミングクロックＣＬＫが「０」のタイミングでラ
ッチ３２１　は「１」、ラッチ３２３　は「０」、ＲＳ
ラッチ３２５　は「０」に初期化される。すると、次の
ＣＬＫタイミングでは、ラッチ３２２　が「１」、ラッ
チ３２４　とラッチ３２６　とは「０」になる。次にタ
イミングクロックＣＬＫが「０」になると、アンド回路
３４０　によりＳＴＧ１信号が出力される。リセット信
号が「０」になると、ラッチ３２２　の出力「１」はア
ンド回路３２８　を介してタイミングクロックＣＬＫが
「０」のときにラッチ３２３　に読込まれる。今、ＣＬ
ＲＩＦ信号を「０」、ＳＬＰＲＨ信号を「０」にすると
、インバータ３４３　の出力が「１」、インバータ３３
５　の出力が「０」になるので、　　アンド回路３２９
　の出力が「０」になり、ＲＳラッチ３２５　は「０」
のままである。アンド回路３３３　および３３４　は「
０」、オア回路３３２　は「０」であるので、タイミン
グクロックＣＬＫが０になるとオア回路３２７　を介し
てラッチ３２１　に「０」が読込まれる。次に、タイミ
ングクロックＣＬＫが「１」になると、ラッチ３２２　
は「０」、ラッチ３２４　は「１」になり、タイミング
クロックＣＬＫが「０」になるとＳＴＧ２信号が「１」
になる。ＳＬＰＲＨ信号が「０」の間はラッチ３２５　
は「１」になることがなく、ラッチ３２１　および３２
２　とラッチ３２３　および３２４　との間で交互に「
１」と「０」とが順次繰返されるので、ＳＴＧ１信号と
ＳＴＧ２信号とが交互に出力される。ＳＬＰＲＨ信号が
「１」になると、インバータ３３５　の出力が「１」に
なり、ラッチ３２４　の出力が「１」でかつタイミング
クロックＣＬＫが「０」のときにＲＳラッチ３２５　が
「１　」にセットされる。次にタイミングクロックＣＬ
Ｋが「１」になるとラッチ３２６　が「１」になり、Ｓ
ＴＧ０信号が出力される。ＳＬＰＲＨ信号が「１」にな
るとアンド回路３３３　が「０」になるので、ＳＴＧ２
信号に続いてＳＴＧ０信号が出力される。次にＣＬＲＩ
Ｆ信号が「１」になるとアンド回路３３４　が「１」に
なるので、タイミングクロックＣＬＫが「０」になると
ラッチ３２１　が「１」になる。ラッチ３２１　の出力
によりオア回路３３０　が「１」になるので、ＲＳラッ
チ３２５　が「０」にリセットされる。したがって、Ｓ
ＴＧ０信号に続いてＳＴＧ１信号が出力される。

【００１６】次に、図３を用いて割込み要求信号制御装
置１１の動作を説明する。割込み要求信号０が入力され
、マスクビットが「０」でかつＥＩ信号が「１」のとき
にアンド回路１１４　の出力が「１」になる。プライオ
リティビット１１６　は「２」の重み、プライオリティ
ビット１１７　は「１」の重みである。プライオリティ
ビット１１６　の内容が「０」のときにインバータ１２
０　の出力が「１」になる。ＳＴＧ１信号が「１」にな
ると、タイミングクロックＣＬＫが「０」のタイミング
でアンド回路１２１　の出力が「１」になり、ｎチャネ
ルＭＯＳトランジスタ１２２　が導通してＣＭ１信号を
「０」にする。ＣＭ１信号はＣＬＫが「１」のときにプ
リチャージされていて「１」になっているが、アンド回
路１２１　が「１」になると「０」になる。同時にオア
回路１２４　およびアンド回路１２５　を介してＲＳラ
ッチ１２６　が「１」にセットされる。次にタイミング
クロックＣＬＫが「１」になると、ラッチ１２７　が「
１」になってＲＡ信号を出力する。プライオリティビッ
ト１１７　が「０」でかつラッチ１２７　が「１」のと
きにＳＴＧ２信号が「１」になるとＣＬＫが「０」のタ
イミングでアンド回路１２８　が「１」になり、ｎチャ
ネルＭＯＳトランジスタ１２９　が導通してＣＭ２信号
を「０」にする。ＣＭ２信号はＣＬＫが「１」のときに
プリチャージされて「１」になっているが、アンド回路
１２８　が「１」になると「０」になる。プライオリテ
ィビット１１７　が「１」、ＣＭ２信号が「０」でかつ
ＳＴＧ２信号が「１」のときにアンド回路１３２　の出
力は「１」になる。 アンド回路１３２　の出力が「１」またはリセット信号
が「１」またはＣＬＲＩＦ信号が「１」のときに、オア
回路１４０　の出力が「１」になり、次にＣＬＫが「０
」になると、ＲＳラッチ１２６　が「０」にリセットさ
れる。オア回路１４０　の出力が「０」のときにインバ
ータ１３３　の出力が「１」になり、ラッチ１２７　の
出力が「１」でかつＳＴＧ２信号が「１」のときにナン
ド回路１３５　の出力が「０」になるので、ｎチャネル
ＭＯＳトランジスタ１３４　が遮断してＳＬＰＲＨ信号
を「１」にする。ＲＡ信号が「１」、ＳＴＧ１信号が「
０」でかつＳＴＧ２信号が「０」のときすなわちＳＴＧ
０信号が「１」のときに、アンド回路１３６　が「１」
になり、プライオリティビット１１６　および１１７　
の出力が出力バッファ１３９　および１３８　を介して
ＰＲ１信号およびＰＲ０信号上に読出される。

【００１７】次に、受付中割込み要求制御装置４０の説
明を図４を用いて説明する。図４で図３と下二桁が同じ
番号の回路は同じ動作をするので説明を省略する。図３
と図４との違いは、図３のアンド回路１１４　の出力が
ＥＮＩＳＰＲ信号に置換わり、プライオリティビット１
１６　および１１７　の出力が優先順位レジスタ１信号
および優先順位レジスタ０信号に置換わり、アンド回路
１３５　、ｎチャネルＭＯＳトランジスタ１３４　およ
びインバータ１３３　が削除されているだけで他の回路
はすべて同一の構成である。

【００１８】次に図１の動作を図５を用いて説明する。 今、割込みコントローラ０、割込みコントローラ１、割
込みコントローラ２および割込みコントローラ３のマス
クビット１１１　がそれぞれ「０」、「０」、「０」お
よび「０」に、プライオリティビット１１６　および１
１７　がそれぞれ「１、０」（レベル２）、「０、０」
（レベル０）、「１、１」（レベル３）および「０、１
」（レベル１）に設定されている場合を説明する。また
ＥＩ信号も「１」になっている。ＳＴＧ１信号とＳＴＧ
２信号とが交互に「１」と「０」とを繰り返し出力して
おり、Ｔ２　タイミングで割込み要求信号０が「１」に
なると割込み要求フラグ１１２　が「１」になる。この
ときに割込み要求信号が全く受付けられておらず、優先
順位レジスタ１６の出力するＥＮＩＳＰＲ信号４３は「
０」になっているので、受付中割込み要求制御装置４０
のアンド回路１２１　は「０」のままである。同様に、
割込み要求信号制御装置１２、割込み要求信号制御装置
１３および割込み要求信号制御装置１４のアンド回路１
２１　に対応する回路の出力は「０」、「０」および「
０」であるので、ＣＭ１信号は「１」のままになる。す
ると、Ｔ３　タイミングではＲＳラッチ１２６　はタイ
ミングクロックＣＬＫが「０」のタイミングで「１」に
なる。Ｔ４　タイミングではＲＡ信号が「１」になる。 ＳＴＧ２信号が「１」になるタイミングでアンド回路１
２８　の出力は「１」になるので、ＣＭ２信号は「０」
になる。アンド回路１３２　の出力はプライオリティビ
ット１１７　が「０」のために「０」になっているので
、ＲＳラッチ１２６　はリセットされない。また、ＣＬ
Ｋが「０」のタイミングでナンド回路１３５　の出力は
「１」になり、ＳＬＰＲＨ信号が「１」になる。すると
、Ｔ５　タイミングではＳＴＧ０信号が発生する。割込
み要求信号０に対応するＲＡ信号が「１」のためにＴ５
　タイミングでＣＬＫが「０」となると、ラッチ１８が
「１」になる。Ｔ６　タイミングではまだＳＴＧ０信号
が「１」であり、ラッチ１８の出力が「１」になるため
に割込み処理要求信号が「１」になってＣＰＵ２に割込
み処理を要求する。次にＴ８　タイミングでＣＰＵ２か
らＯＥＶＣ信号が出力されると、割込み要求信号０に対
応するベクタアドレスが出力バッファ１９を介して内部
データバス上に読出されると共に、割込み要求信号０の
プライオリティビット１１６　および１１７　の内容が
ＰＲ１信号２８およびＰＲ０信号２９上に読出されて優
先順位レジスタ１６に読込まれる。 Ｔ９タイミングでは、優先順位レジスタ１６の出力が優
先順位レベル２になり優先順位レジスタ１信号４２が「
１」、優先順位レジスタ０信号４１が「０」およびＥＮ
ＩＳＰＲ信号４３が「１」になる。また、ＣＰＵ２から
ＣＬＲＩＦ信号が出力される。タイミングクロックＣＬ
Ｋが「０」になると、ラッチ１８が「０」になり、また
、ＲＳラッチ３２５　が「０」になる。次にＴ１０タイ
ミングではＳＴＧ１信号が発生する。Ｔ１１タイミング
で割込み要求信号１が発生した場合は、Ｔ１２タイミン
グで割込み要求信号制御装置１２のアンド回路１２１　
に対応する回路が「１」になり、タイミングクロックＣ
ＬＫが「０」のタイミングで割込み要求信号制御装置１
２のＲＳラッチ１２６　に対応する回路が「１」になる
。アンド回路４２１　は「０」でありまた、アンド回路
４２５　の出力は「０」であるので、ＲＳラッチ４２６
　は「０」のままである。以下、割込み要求信号０の場
合と同様にＳＴＧ２信号およびＳＴＧ０信号がＴ１３お
よびＴ１４タイミングで発生し、次のＴ１４タイミング
で割込み処理要求信号が「１」になる。 次にＣＰＵ２がＯＥＶＣ信号を「１」にすると、優先順
位レジスタ１６が優先順位レベル２を読込む。また、Ｃ
ＬＲＩＦ信号によりステージカウンタ３２からはＳＴＧ
１信号が出力される。次にＴ１５タイミングで割込み要
求信号２が発生した場合は、Ｔ１７タイミングで割込み
要求信号２に対する優先順位のチェックが始まる。Ｔ１
６タイミングでは優先順位レジスタ１６の出力の優先順
位レジスタ１信号４２および優先順位レジスタ０信号４
１はそれぞれ「０」および「０」になっているので、ア
ンド回路４２１　が「１」になり、ＣＭ１信号が「０」
になる。すると、割込み要求信号制御装置１３のアンド
回路１２５　に対応する回路の出力が「０」のままであ
るので、割込み要求信号制御装置１３のＲＳラッチ１２
６　に対応する回路は「０」のままであり、Ｔ１８タイ
ミングになっても割込み要求信号制御装置１３のＲＡ信
号は「０」のままである。また、Ｔ１９タイミングに割
込み処理要求信号も発生しない。したがって、優先順位
レベル３の割込み要求信号２は優先順位レベル０の割込
み要求信号０の割込み処理中に割込めない。Ｔ１７タイ
ミングでＣＬＲＩＰ信号が出力されると、優先順位レジ
スタ１６の内容が１つ前の優先順位レベル２になる。こ
のように優先順位レベルの低い割込み要求の割込み処理
中に優先順位の高い割込み要求の割込み処理が割込める
制御を行う。

【００１９】本発明は、プライオリティビットの重みの
大きい方から順に重み別に優先順位をスキャンするので
、優先順位レベルが「４」（２２　）　のときに２ビッ
トで表せ、４つの優先順位レベルは２タイミングでスキ
ャンすることができ、従来の割込みコントローラに比較
して半分のスキャンタイミング数を実現することができ
、応答時間が速くなる。

【００２０】次に、本発明の第二の実施例を図６、図７
、図８および図９を用いて説明する。図６は割込みコン
トローラ全体の構成図、図７はステージカウンタ３２の
詳細図、図８は割込み要求信号制御装置１１、割込み要
求信号制御装置１２、割込み要求信号制御装置１３およ
び割込み要求信号制御装置１４の詳細図、図９は受付中
割込み要求制御装置４０の詳細図である。第二の実施例
は第一の実施例に比較して優先順位レベルが８レベルに
なっているが、優先順位レベルが８レベルの制御以外は
全く同一の制御であるので同一の番号がつけられた回路
の動作の説明は省略する。図６と図１との相違は、ステ
ージカウンタ３２からＳＴＧ３信号が出力され、また割
込み要求信号制御装置１１、割込み要求信号制御装置１
２、割込み要求信号制御装置１３および割込み要求信号
制御装置１４に共通にＣＭ３信号が入力されていること
である。ＣＭ３信号にはＣＭ１信号およびＣＭ２信号と
同様にプリチャージするＰチャネルＭＯＳトランジスタ
４５が接続され、また割込み要求信号制御装置１１、割
込み要求信号制御装置１２、割込み要求信号制御装置１
３および割込み要求信号制御装置１４は共にＰＲ２信号
４６に接続され、ＰＲ２信号４６は優先順位レジスタ１
６に入力されている。優先順位レジスタ１６からは優先
順位レジスタ２信号４７が受付中割込み要求制御装置４
０に対して出力されている。ＰＲ２信号４６はプライオ
リティビットの「４」の重みを示す信号で、また優先順
位レジスタ２信号４７は優先順位レジスタレベル１６の
「４」の重みを示す信号である。図７には図２に対して
アンド回路３３９　と、ラッチ３３７　および３３８と
、アンド回路３４２　とが追加され、出力としてＳＴＧ
３信号が追加されている。このステージカウンタ１６は
図２とほぼ同様に動作するが、ＳＴＧ２信号の次はＳＴ
Ｇ３信号が発生するので、通常ＳＴＧ１→ＳＴＧ２→Ｓ
ＴＧ３→ＳＴＧ１…のようにスキャン信号が発生する。 図８には、図３に対してＣＭ３信号と、ＳＴＧ３信号と
、インバータ１４２　および１４０　と、アンド回路１
４３　および１３９　と、ｎチャネルＭＯＳトランジス
タ１４４　と、出力バッファ１４５　と、プライオリテ
ィビット１４１　とが追加されている。また、ノア回路
１３７　にＳＴＧ３が入力されている。インバータ１２
０　および１２３　には、それぞれプライオリティビッ
ト１４１　および１１６　がプライオリティビット１１
６　および１１７　に代わり入力されている。プライオ
リティビット１４１　は「４」の重みを示し、プライオ
リティビット１４１　、１１６　および１１７　で０〜
７の８レベルの優先順位を表す。したがって、優先順位
レベルのスキャンは、「４」の重みがＳＴＧ１信号、「
２」の重みがＳＴＧ２信号、「１」の重みがＳＴＧ３信
号によりスキャンされる。図８の動作はプライオリティ
ビットが追加された以外は図３と同じで、ＳＴＧ３信号
が発生したときにＲＳラッチ１２６　が「０」にリセッ
トされないとＳＬＰＲＨ信号が「０」になるので、次の
タイミングでＳＴＧ０信号が発生して割込み要求が受付
けられたことになる。図９には図４に対してＣＭ３信号
と、ＳＴＧ３信号と、インバータ４４０　および４４２
　と、アンド回路４４３　および４３９　と、ｎチャネ
ルＭＯＳトランジスタ４４４　とが追加されている。ま
た、優先順位レジスタ２信号がインバータ４２０　に、
優先順位レジスタ１信号がインバータ４２３　に入力さ
れている。図８と同様に、図９では「４」の重みから優
先順位レベルのスキャンを行う構成になっている。この
ように、第二の実施例では「４」の重み→「２」の重み
→「１」の重みと３タイミングで優先順位レベルをスキ
ャンすることにより８レベルの優先順位制御を行うこと
ができる。したがって、８レベル（２３　）の優先順位
レベルは３タイミングでスキャンでき、応答時間が速く
する。

【００２１】以上から優先順位レベルが１６レベル　（
２４　）となると４タイミングでスキャンできることが
容易にわかる。したがって、２ｎ　レベルの優先順位レ
ベルはｎタイミングでスキャンできることが明白である
。

【００２２】

【発明の効果】本発明は、以上説明したように、優先順
位レベルのレベル数が２ｎ　以内の場合に優先順位レベ
ルのスキャンを２ｎ　→２ｎ−１　→…２０　の順序で
順次行うことで、ｎ回のタイミング数ですべての割込み
要求信号のうち現在実行中の割込み処理より高い優先順
位で最高の優先順位をもつ割込み要求信号を検出するこ
とができ、したがって優先順位判別タイミング数を少な
くし、応答時間を速める効果がある。リアルタイム処理
を行うマイクロコンピュータに適用してその効果は顕著
である。

【図面の簡単な説明】

【図１】　　本発明第一実施例の構成を示す回路構成図
。

【図２】　　図１に示すステージカウンタの構成を示す
回路構成図。

【図３】　　図１に示す割込み要求信号制御回路の構成
を示す回路構成図。

【図４】　　図１に示す実行中割込み要求制御回路の構
成を示す回路構成図。

【図５】　　本発明第一実施例の動作を示すタイミング
チャート。

【図６】　　本発明第二実施例の構成を示す回路構成図
。

【図７】　　図６に示すステージカウンタの構成を示す
回路構成図。

【図８】　　図６に示す割込み要求信号制御回路の構成
を示す回路構成図。

【図９】　　図６に示す実行中割込み要求制御回路の構
成を示す回路構成図。

【図１０】　　マイクロコンピュータの一般構成を示す
構成図。

【図１１】　　従来例の構成を示す回路構成図。

【図１２】　　従来例の動作を示すタイミングチャート
。

【符号の説明】

１　　マイクロコンピュータ ２　　中央演算装置（ＣＰＵ） ３　　メモリ ４　　割込みコントローラ（ＩＮＴＣ）５　　周辺機能 ６　　内部バス ７　　割込み要求信号（ＩＮＴ） ８　　割込み処理要求信号（ＩＮＴＲＱ信号）９　　制
御信号 １１、１２、１３、１４　　割込み要求信号制御装置（
ＩＣ０、１、２、３） １５　　スキャンカウンタ １６　　優先順位レジスタ（ＩＳＰＲ）１７　　ベクト
ルアドレステーブル １８、３２１　〜３２４　、３２６　ラッチ１９　　出
力バッファ ２０　　内部データバス ２２、１２４　、１４０　、３２７　、３３０　、３３
２　　　オア回路２３　　ライト制御信号回路 ２８、２９　　スキャン信号 ３２　　ステージカウンタ ３３、１１９　、１２０　、３３５　、３４３　　　イ
ンバータ３７、３８、３９　　ＰチャネルＭＯＳトラン
ジスタ４０　　受付中割込み要求制御装置（ＩＣＩＳＰ
Ｒ）４１　　優先順位レジスタ０信号 ４２　　優先順位レジスタ１信号 ４３　　ＥＮＩＳＰＲ信号 １１０　、１２１　、１２８　、１３２　、１１４　、
１１５　、３２８　、３２９　、３３３　、３３４　、
３３９　、３４０　 アンド回路 １１１　　　マスクビット １１２　　　割込み要求フラグ（ＩＦ）１１６　、１１
７　、１４１　プライオリティビット１１８　　　比較
器 ３２５　、４２６　　　ＲＳラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　中央演算装置および割込み要求信号を
   発生する周辺機能を含むマイクロコンピュータに内蔵さ
   れ、割込み要求信号を制御する割込みコントローラにお
   いて、割込み要求信号に対して２ｎ　個の優先順位レベ
   ルを設定するｎ個のプライオリティビットと、優先順位
   レベルをスキャンするｎ個のタイミング信号を順次繰返
   し発生するステージカウンタと、上記中央演算装置が実
   行中の割込み処理に対応する割込み要求信号のプライオ
   リティビットの内容を記憶する実行中優先順位レジスタ
   と、ｎ個のタイミングで発生したすべての割込み要求信
   号のプライオリティビットと上記実行中優先順位レジス
   タの記憶内容との比較を最上位ビットから最下位ビット
   に向かって順次行い、一連のすべてのビットの比較でそ
   のビット内容が他のビット内容より優先する値をもつプ
   ライオリティビットに対応する割込み要求信号を優先順
   位レベルが最も高い割込み要求信号として検出する割込
   み要求信号制御装置と、この割込み要求信号制御装置が
   最も優先順位レベルが最も高い割込み要求信号を検出し
   た場合に上記中央演算装置に対して割込み処理要求信号
   を出力する装置とを備えたことを特徴とする割込みコン
   トローラ。
2. 【請求項２】　　ｎが２ないし４の自然数である請求項
   １記載の割込みコントローラ。