JPH06139076A - 割り込み処理装置 - Google Patents
割り込み処理装置Info
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- JPH06139076A JPH06139076A JP29117692A JP29117692A JPH06139076A JP H06139076 A JPH06139076 A JP H06139076A JP 29117692 A JP29117692 A JP 29117692A JP 29117692 A JP29117692 A JP 29117692A JP H06139076 A JPH06139076 A JP H06139076A
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Abstract
(57)【要約】 （修正有）
【目的】 迅速な割り込み処理が可能な割り込み処理装
置を提供する。 【構成】 ＣＰＵと、システムプログラムを格納する第
１ＲＯＭとを備える割り込み処理装置であって、割り込
み処理プログラムを格納する第２ＲＯＭと、第１ＲＯＭ
で実行していたシステムプログラムのアドレスを記憶す
る記憶手段と、割り込み処理開始時にＣＰＵと第１ＲＯ
Ｍとの接続を遮断し、換わりに第２ＲＯＭを接続する第
１切換手段と、ＣＰＵが第２ＲＯＭに接続された場合、
第２ＲＯＭに格納されている割り込み処理プログラムを
実行する実行手段と、その実行が終了し、システムプロ
グラムの処理に復帰する時に記憶手段に記憶したアドレ
スを読み出す読み出し手段と、割り込み処理復帰時にＣ
ＰＵと第２ＲＯＭとの接続を遮断し、換わりに第１ＲＯ
Ｍを接続する第２切換手段と、ＣＰＵと第１ＲＯＭとが
接続された場合、読み出し手段により読み出したアドレ
スからシステムプログラムを実行する復帰手段とを備え
る。
置を提供する。 【構成】 ＣＰＵと、システムプログラムを格納する第
１ＲＯＭとを備える割り込み処理装置であって、割り込
み処理プログラムを格納する第２ＲＯＭと、第１ＲＯＭ
で実行していたシステムプログラムのアドレスを記憶す
る記憶手段と、割り込み処理開始時にＣＰＵと第１ＲＯ
Ｍとの接続を遮断し、換わりに第２ＲＯＭを接続する第
１切換手段と、ＣＰＵが第２ＲＯＭに接続された場合、
第２ＲＯＭに格納されている割り込み処理プログラムを
実行する実行手段と、その実行が終了し、システムプロ
グラムの処理に復帰する時に記憶手段に記憶したアドレ
スを読み出す読み出し手段と、割り込み処理復帰時にＣ
ＰＵと第２ＲＯＭとの接続を遮断し、換わりに第１ＲＯ
Ｍを接続する第２切換手段と、ＣＰＵと第１ＲＯＭとが
接続された場合、読み出し手段により読み出したアドレ
スからシステムプログラムを実行する復帰手段とを備え
る。
Description
【０００１】
【産業上の利用分野】本発明は、割り込み処理機能を備
えるコンピュータに関する。
えるコンピュータに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】割り込
み処理の可能な中央演算処理装置（以下、ＣＰＵ）は、
割り込み要求信号ＩＲＱを受け付ける割り込み要求信号
入力端子を備えている。そして、図１に点線で示す割り
込み要求信号線をＣＰＵの割り込み要求信号入力端子に
接続させていた。ＣＰＵは、割り込み要求信号ＩＲＱが
入力された時、所定の割り込み処理を実行する。
み処理の可能な中央演算処理装置（以下、ＣＰＵ）は、
割り込み要求信号ＩＲＱを受け付ける割り込み要求信号
入力端子を備えている。そして、図１に点線で示す割り
込み要求信号線をＣＰＵの割り込み要求信号入力端子に
接続させていた。ＣＰＵは、割り込み要求信号ＩＲＱが
入力された時、所定の割り込み処理を実行する。
【０００３】割り込み要求信号ＩＲＱの入力に対し、割
り込み処理を実行するには、プログラムカウンターのプ
ッシュ、ベクターアドレスの読み込みなどのオーバヘッ
ドが必要となる。例えば、６５Ｃ４２素子の場合、割り
込み処理の開始時に７サイクル、復帰時に６サイクルの
オーバヘッドが必要となる。このため割り込み処理の要
求に対して高速に応答することが不可能であった。
り込み処理を実行するには、プログラムカウンターのプ
ッシュ、ベクターアドレスの読み込みなどのオーバヘッ
ドが必要となる。例えば、６５Ｃ４２素子の場合、割り
込み処理の開始時に７サイクル、復帰時に６サイクルの
オーバヘッドが必要となる。このため割り込み処理の要
求に対して高速に応答することが不可能であった。
【０００４】これに対し、割り込み処理の要求に対応し
てＣＰＵのハードウェアによりプログラムカウンター、
内部レジスタ等を一瞬で切り替えてオーバヘッドを除去
するコンテキストスイッチを用いるといった技術があ
る。しかし、この技術は、高級なＣＰＵにのみ適用され
ており、ＣＰＵは高価である。
てＣＰＵのハードウェアによりプログラムカウンター、
内部レジスタ等を一瞬で切り替えてオーバヘッドを除去
するコンテキストスイッチを用いるといった技術があ
る。しかし、この技術は、高級なＣＰＵにのみ適用され
ており、ＣＰＵは高価である。
【０００５】そこで本発明は、コンテキストスイッチを
備えないＣＰＵ、例えば８０系、６８系、６５系等のＣ
ＰＵにおいて、高速割り込み処理の実行を可能とするこ
とを目的とする。
備えないＣＰＵ、例えば８０系、６８系、６５系等のＣ
ＰＵにおいて、高速割り込み処理の実行を可能とするこ
とを目的とする。
【０００６】
【問題を解決するための手段】本発明の割り込み処理装
置は、中央演算処理装置と、システムプログラムを格納
する第１ＲＯＭとを備えるシステムにおける割り込み処
理装置であって、割り込み処理プログラムを格納する第
２ＲＯＭと、割り込み処理を実行する際に、第１ＲＯＭ
で実行していたシステムプログラムのアドレスを記憶す
る記憶手段と、割り込み処理開始時に中央処理演算装置
と第１ＲＯＭとの接続を遮断し、換わりに第２ＲＯＭを
接続する第１切換手段と、第１切換手段により中央演算
処理装置が第２ＲＯＭに接続された場合、第２ＲＯＭに
格納されている割り込み処理プログラムを実行する実行
手段と、割り込み処理プログラムの実行が終了し、シス
テムプログラムの処理に復帰する時に上記記録手段に記
憶したアドレスを読み出す読み出し手段と、割り込み処
理復帰時に中央処理演算装置と第２ＲＯＭとの接続を遮
断し、換わりに第１ＲＯＭを接続する第２切換手段と、
第２切換手段により中央演算処理装置と第１ＲＯＭとが
接続された場合、上記読み出し手段により読み出したア
ドレスからシステムプログラムを実行する復帰手段とを
備える。
置は、中央演算処理装置と、システムプログラムを格納
する第１ＲＯＭとを備えるシステムにおける割り込み処
理装置であって、割り込み処理プログラムを格納する第
２ＲＯＭと、割り込み処理を実行する際に、第１ＲＯＭ
で実行していたシステムプログラムのアドレスを記憶す
る記憶手段と、割り込み処理開始時に中央処理演算装置
と第１ＲＯＭとの接続を遮断し、換わりに第２ＲＯＭを
接続する第１切換手段と、第１切換手段により中央演算
処理装置が第２ＲＯＭに接続された場合、第２ＲＯＭに
格納されている割り込み処理プログラムを実行する実行
手段と、割り込み処理プログラムの実行が終了し、シス
テムプログラムの処理に復帰する時に上記記録手段に記
憶したアドレスを読み出す読み出し手段と、割り込み処
理復帰時に中央処理演算装置と第２ＲＯＭとの接続を遮
断し、換わりに第１ＲＯＭを接続する第２切換手段と、
第２切換手段により中央演算処理装置と第１ＲＯＭとが
接続された場合、上記読み出し手段により読み出したア
ドレスからシステムプログラムを実行する復帰手段とを
備える。
【０００７】
【作用】本発明の割り込み処理装置は、割り込み処理の
要求がされた場合、記憶手段により中央演算処理装置が
実行していた第１ＲＯＭに格納されてるシステムプログ
ラムのアドレスを記憶し、第１切換手段により、中央演
算処理装置と第１ＲＯＭとの接続を遮断し、変わりに第
２ＲＯＭを接続し、実行手段により中央演算処理装置に
割り込み処理プログラムを実行する。
要求がされた場合、記憶手段により中央演算処理装置が
実行していた第１ＲＯＭに格納されてるシステムプログ
ラムのアドレスを記憶し、第１切換手段により、中央演
算処理装置と第１ＲＯＭとの接続を遮断し、変わりに第
２ＲＯＭを接続し、実行手段により中央演算処理装置に
割り込み処理プログラムを実行する。
【０００８】割り込み処理が終了した後、割り込み処理
からの復帰時には、読み出し手段により上記記憶手段に
よって記憶したアドレスを読み出し、第２切換手段によ
り中央演算処理装置と第２ＲＯＭとの接続を遮断し、か
わりに第１ＲＯＭを接続し、復帰手段により中央演算処
理装置に上記読み出し手段により読み出されたアドレス
からシステムプログラムを実行する。
からの復帰時には、読み出し手段により上記記憶手段に
よって記憶したアドレスを読み出し、第２切換手段によ
り中央演算処理装置と第２ＲＯＭとの接続を遮断し、か
わりに第１ＲＯＭを接続し、復帰手段により中央演算処
理装置に上記読み出し手段により読み出されたアドレス
からシステムプログラムを実行する。
【０００９】
【実施例】本発明の割り込み処理装置は、２つのＮＡＮ
Ｄゲートから構成されるスイッチングゲートを用いて、
システムプログラムが格納されているＲＯＭと、割り込
み処理プログラムの格納されているＲＯＭとを、割り込
み要求信号ＩＲＱの値に対応して切り替えることを最大
の特徴とする。以下、添付の図面を用いて本発明の割り
込み処理装置の動作について以下の順に詳細に説明す
る。 （１）割り込み処理装置の全体構成及びその動作の説明 （２）コントロール回路の詳細な説明 (2-a) 割り込み処理実行前のコントロール回路内の各
信号の状態の説明 (2-b) 割り込み処理開始時のコントロール回路内の各
信号の状態の説明 (2-c) 割り込み処理からの復帰時におけるコントロー
ル回路内の各信号の状態の説明
Ｄゲートから構成されるスイッチングゲートを用いて、
システムプログラムが格納されているＲＯＭと、割り込
み処理プログラムの格納されているＲＯＭとを、割り込
み要求信号ＩＲＱの値に対応して切り替えることを最大
の特徴とする。以下、添付の図面を用いて本発明の割り
込み処理装置の動作について以下の順に詳細に説明す
る。 （１）割り込み処理装置の全体構成及びその動作の説明 （２）コントロール回路の詳細な説明 (2-a) 割り込み処理実行前のコントロール回路内の各
信号の状態の説明 (2-b) 割り込み処理開始時のコントロール回路内の各
信号の状態の説明 (2-c) 割り込み処理からの復帰時におけるコントロー
ル回路内の各信号の状態の説明
【００１０】（１）割り込み処理装置の全体構成及びそ
の動作の説明 図１は、本発明の割り込み処理装置の全体構成図であ
る。該割り込み処理装置は、中央演算処理装置（以下、
ＣＰＵ）１００と、通常の演算処理を実行するためのシ
ステムプログラムが格納されている第１ＲＯＭ１０１
と、割り込み処理時に於ける処理プログラムが格納され
ている第２ＲＯＭ１０２と、デコーダ１０３と、割り込
み処理時にＣＰＵ１００が第１ＲＯＭ１０１とアクセス
していたアドレスをラッチするラッチ回路１０４と、割
り込み処理時に第２ＲＯＭ１０２実行している割り込み
処理プログラムのアドレスをカウントするアドレスカウ
ンタ１０５と、２つのＮＡＮＤゲート１１０及び１１１
からなるスイッチングゲートと、コントロール回路２０
０とから構成される。
の動作の説明 図１は、本発明の割り込み処理装置の全体構成図であ
る。該割り込み処理装置は、中央演算処理装置（以下、
ＣＰＵ）１００と、通常の演算処理を実行するためのシ
ステムプログラムが格納されている第１ＲＯＭ１０１
と、割り込み処理時に於ける処理プログラムが格納され
ている第２ＲＯＭ１０２と、デコーダ１０３と、割り込
み処理時にＣＰＵ１００が第１ＲＯＭ１０１とアクセス
していたアドレスをラッチするラッチ回路１０４と、割
り込み処理時に第２ＲＯＭ１０２実行している割り込み
処理プログラムのアドレスをカウントするアドレスカウ
ンタ１０５と、２つのＮＡＮＤゲート１１０及び１１１
からなるスイッチングゲートと、コントロール回路２０
０とから構成される。
【００１１】デコーダ１０３は、ＣＰＵ１００が第１Ｒ
ＯＭ１０１もしくは第２ＲＯＭ１０２をアクセスしてい
る期間中、ハイレベルのセレクト信号ＲＯＭＣＳを出力
する。スイッチングゲートは、入力されるＲＯＭ切換信
号ＥＮ１及びＥＮ２の信号レベルに対応して第１ＲＯＭ
１０１及び第２ＲＯＭ１０２と、ＣＰＵ１００との接続
を切り替える。また、コントロール回路２００は、割り
込み要求信号ＩＲＱとＣＰＵ１００の同期信号ＳＹＮＣ
に対応してラッチ信号Ｌ，ラッチのアドレス読取信号Ｏ
Ｅ1及びＯＥ2，アドレスカウンタ１０５のリセット信号
ＲＥＳ，第１ＲＯＭ１０１及び第２ＲＯＭ１０１のＲＯ
Ｍ切換信号ＥＮ１及びＥＮ２とを出力する。
ＯＭ１０１もしくは第２ＲＯＭ１０２をアクセスしてい
る期間中、ハイレベルのセレクト信号ＲＯＭＣＳを出力
する。スイッチングゲートは、入力されるＲＯＭ切換信
号ＥＮ１及びＥＮ２の信号レベルに対応して第１ＲＯＭ
１０１及び第２ＲＯＭ１０２と、ＣＰＵ１００との接続
を切り替える。また、コントロール回路２００は、割り
込み要求信号ＩＲＱとＣＰＵ１００の同期信号ＳＹＮＣ
に対応してラッチ信号Ｌ，ラッチのアドレス読取信号Ｏ
Ｅ1及びＯＥ2，アドレスカウンタ１０５のリセット信号
ＲＥＳ，第１ＲＯＭ１０１及び第２ＲＯＭ１０１のＲＯ
Ｍ切換信号ＥＮ１及びＥＮ２とを出力する。
【００１２】図１に示されるように、ＣＰＵ１００のデ
ータ出力端子は、データバスを介して第１ＲＯＭ０１及
び第２ＲＯＭ１０２に接続される。また、ＣＰＵ１００
のアドレス出力端子から出力されるアドレスは、デコー
ダ１０３及びラッチ回路１０４に出力されると共に、ア
ドレスバスを介して第１ＲＯＭ１０１に出力される。コ
ントロール回路２００は、データバスと接続されてお
り、ＣＰＵが処理しているデータが常時、入力される。
また、アドレスカウンタ１０５は、第２ＲＯＭ１０２と
接続され、割り込み処理プログラムが実行されている期
間中、第２ＲＯＭ１０２にカウントした値をアドレスと
して出力する。
ータ出力端子は、データバスを介して第１ＲＯＭ０１及
び第２ＲＯＭ１０２に接続される。また、ＣＰＵ１００
のアドレス出力端子から出力されるアドレスは、デコー
ダ１０３及びラッチ回路１０４に出力されると共に、ア
ドレスバスを介して第１ＲＯＭ１０１に出力される。コ
ントロール回路２００は、データバスと接続されてお
り、ＣＰＵが処理しているデータが常時、入力される。
また、アドレスカウンタ１０５は、第２ＲＯＭ１０２と
接続され、割り込み処理プログラムが実行されている期
間中、第２ＲＯＭ１０２にカウントした値をアドレスと
して出力する。
【００１３】図２は、図１に示す割り込み処理装置にお
ける各信号のタイミングチャートを示す図である。以
下、該タイミングチャート及び先に示した図１を用いて
本発明の割り込み処理について説明を行う。なお、図１
に示す割り込み処理装置は、負論理回路からなるため、
回路内の各信号にインバース信号が用いられる。以下、
信号の前にｉを付して記載される信号は、インバース信
号を意味するものとする。例えば、割り込み要求信号Ｉ
ＲＱのインバース信号は、信号ｉＩＲＱとして表され
る。
ける各信号のタイミングチャートを示す図である。以
下、該タイミングチャート及び先に示した図１を用いて
本発明の割り込み処理について説明を行う。なお、図１
に示す割り込み処理装置は、負論理回路からなるため、
回路内の各信号にインバース信号が用いられる。以下、
信号の前にｉを付して記載される信号は、インバース信
号を意味するものとする。例えば、割り込み要求信号Ｉ
ＲＱのインバース信号は、信号ｉＩＲＱとして表され
る。
【００１４】外部より割り込み要求がかかると（ローレ
ベルの割り込み要求信号ｉＩＲＱがコントロール回路２
００に入力されると）、コントロール回路２００は、Ｃ
ＰＵ１００が現在実行している命令の終了をチェックす
る。ＣＰＵ１００が実行している命令の処理が終了した
ことは、ＣＰＵ１００からコントロール回路２００に入
力され、命令コードフェッチを示す同期信号ＳＹＮＣが
ハイレベルになることで確認される。図２のタイミング
チャートでは、タイミング＃１がこれに該当する。
ベルの割り込み要求信号ｉＩＲＱがコントロール回路２
００に入力されると）、コントロール回路２００は、Ｃ
ＰＵ１００が現在実行している命令の終了をチェックす
る。ＣＰＵ１００が実行している命令の処理が終了した
ことは、ＣＰＵ１００からコントロール回路２００に入
力され、命令コードフェッチを示す同期信号ＳＹＮＣが
ハイレベルになることで確認される。図２のタイミング
チャートでは、タイミング＃１がこれに該当する。
【００１５】命令の実行の終了が確認された場合、クロ
ック信号ＣＬＫの立ち上がりタイミングに同期してコン
トロール回路２００からハイレベルのラッチ信号Ｌが、
ラッチ回路１０４に出力される。ラッチ信号Ｌの入力さ
れたラッチ回路１０４は、ＣＰＵ１００が第１ＲＯＭ１
０１に対してアクセスしていたアドレスを保持する。本
実施例では、図２のタイムチャートに示されるように、
アドレスバスに出力されていたアドレスＰＣがラッチ回
路１０４に保持される。また、同時に、コントロール回
路２００は、それまで出力されていたハイレベルのＲＯ
Ｍ切換信号ＥＮ１、及びローレベルのＲＯＭ切換信号Ｅ
Ｎ２にかわりローレベルのＲＯＭ切換信号ＥＮ１、及び
ハイレベルのＲＯＭ切換信号ＥＮ２を出力する。
ック信号ＣＬＫの立ち上がりタイミングに同期してコン
トロール回路２００からハイレベルのラッチ信号Ｌが、
ラッチ回路１０４に出力される。ラッチ信号Ｌの入力さ
れたラッチ回路１０４は、ＣＰＵ１００が第１ＲＯＭ１
０１に対してアクセスしていたアドレスを保持する。本
実施例では、図２のタイムチャートに示されるように、
アドレスバスに出力されていたアドレスＰＣがラッチ回
路１０４に保持される。また、同時に、コントロール回
路２００は、それまで出力されていたハイレベルのＲＯ
Ｍ切換信号ＥＮ１、及びローレベルのＲＯＭ切換信号Ｅ
Ｎ２にかわりローレベルのＲＯＭ切換信号ＥＮ１、及び
ハイレベルのＲＯＭ切換信号ＥＮ２を出力する。
【００１６】コントロール回路２００が出力するＲＯＭ
切換信号ＥＮ１及びＥＮ２は、第１ＲＯＭ１０１及び第
２ＲＯＭ１０２に接続されるスイッチングゲートに入力
される。このスイッチングゲートは、２つのＮＡＮＤゲ
ート１１０及び１１１からなり、２つのＮＡＮＤゲート
の各一方の入力端子にはデコーダ１０３から出力される
ハイレベルのセレクト信号ＲＯＭＣＳ信号が入力されて
いる。ＲＯＭ切換信号ＥＮ１及びＥＮ２は、２つのＮＡ
ＮＤゲート１１０及び１１１の他方の入力端子に入力さ
れる。このスイッチングゲートは、入力されるＲＯＭ切
換信号ＥＮ１がローレベル、ＥＮ２がハイレベルの場合
は、第１ＲＯＭ１０１のｉＣＳ端子にハイレベルの信号
を出力すると共に、第２ＲＯＭにローレベルの信号を出
力して第２ＲＯＭをセレクトする。また、入力されるＲ
ＯＭ切換信号がＥＮ１がハイレベル、ＥＮ２がローレベ
ルの場合は、第１ＲＯＭ１０１のｉＣＳ端子に第１ＲＯ
Ｍをセレクトするローレベルの信号を出力すると共に、
第２ＲＯＭにハイレベルの信号を出力する。
切換信号ＥＮ１及びＥＮ２は、第１ＲＯＭ１０１及び第
２ＲＯＭ１０２に接続されるスイッチングゲートに入力
される。このスイッチングゲートは、２つのＮＡＮＤゲ
ート１１０及び１１１からなり、２つのＮＡＮＤゲート
の各一方の入力端子にはデコーダ１０３から出力される
ハイレベルのセレクト信号ＲＯＭＣＳ信号が入力されて
いる。ＲＯＭ切換信号ＥＮ１及びＥＮ２は、２つのＮＡ
ＮＤゲート１１０及び１１１の他方の入力端子に入力さ
れる。このスイッチングゲートは、入力されるＲＯＭ切
換信号ＥＮ１がローレベル、ＥＮ２がハイレベルの場合
は、第１ＲＯＭ１０１のｉＣＳ端子にハイレベルの信号
を出力すると共に、第２ＲＯＭにローレベルの信号を出
力して第２ＲＯＭをセレクトする。また、入力されるＲ
ＯＭ切換信号がＥＮ１がハイレベル、ＥＮ２がローレベ
ルの場合は、第１ＲＯＭ１０１のｉＣＳ端子に第１ＲＯ
Ｍをセレクトするローレベルの信号を出力すると共に、
第２ＲＯＭにハイレベルの信号を出力する。
【００１７】コントロール回路２００は、ＲＯＭ切換信
号ＥＮ１及びＥＮ２を切り替えることで、ＣＰＵ１００
がアクセスするＲＯＭを第１ＲＯＭ１０１から割り込み
処理用の第２ＲＯＭ１０２に切り替える。第２ＲＯＭ１
０２からは、割り込み処理プログラムのデータＢ１，Ｂ
２，…がデータバスに出力される。ＲＯＭ切換信号ＥＮ
２は、第２ＲＯＭ用のアドレスカウンタ１０５のリセッ
ト端子ｉＲＥＳにも入力される。アドレスカウンタ１０
５は、コントロール回路２００からハイレベルのＲＯＭ
切換信号ＥＮ２が入力されると、クロック信号ＣＬＫの
立ち上がりタイミングに同期して第２ＲＯＭの実行アド
レスのカウントを開始する。このアドレスカウンタ１０
５は、ＣＰＵ１００が、第２ＲＯＭ１０２をアクセスし
ている期間のみカウントを行い、ＣＰＵ１００が他の
（第２ＲＯＭ１０２以外の）周辺装置をアクセスしてい
る期間には、カウントを行わない。タイミング＃１以降
のタイミング＃２、＃３、…において、ＣＰＵ１００
は、第２ＲＯＭ１０２とのアクセスを続行する。
号ＥＮ１及びＥＮ２を切り替えることで、ＣＰＵ１００
がアクセスするＲＯＭを第１ＲＯＭ１０１から割り込み
処理用の第２ＲＯＭ１０２に切り替える。第２ＲＯＭ１
０２からは、割り込み処理プログラムのデータＢ１，Ｂ
２，…がデータバスに出力される。ＲＯＭ切換信号ＥＮ
２は、第２ＲＯＭ用のアドレスカウンタ１０５のリセッ
ト端子ｉＲＥＳにも入力される。アドレスカウンタ１０
５は、コントロール回路２００からハイレベルのＲＯＭ
切換信号ＥＮ２が入力されると、クロック信号ＣＬＫの
立ち上がりタイミングに同期して第２ＲＯＭの実行アド
レスのカウントを開始する。このアドレスカウンタ１０
５は、ＣＰＵ１００が、第２ＲＯＭ１０２をアクセスし
ている期間のみカウントを行い、ＣＰＵ１００が他の
（第２ＲＯＭ１０２以外の）周辺装置をアクセスしてい
る期間には、カウントを行わない。タイミング＃１以降
のタイミング＃２、＃３、…において、ＣＰＵ１００
は、第２ＲＯＭ１０２とのアクセスを続行する。
【００１８】割り込み処理が終了し、ＣＰＵ１００がア
クセスするＲＯＭを第２ＲＯＭ１０２から第１ＲＯＭ１
０１に復帰させる場合には、ＪＭＰ命令（ジャンプ命
令）が実行される。該ＪＭＰ命令は、第２ＲＯＭ１０２
に格納されている割り込み処理プログラムの最後に設定
される。コントロール回路２００は、データバスを介し
て送られてくる命令コード４ＣH（ＨはＨＣＤコードを
意味する）のＪＭＰ命令を確認した場合（タイミング＃
ａ）、次のタイミング＃ｂでローレベルのアドレス読出
信号ｉＯＥ1をラッチ回路１０４に出力し、更に次のタ
イミング＃ｃでローレベルのアドレス読出信号ｉＯＥ2
をラッチ回路１０４に出力する。
クセスするＲＯＭを第２ＲＯＭ１０２から第１ＲＯＭ１
０１に復帰させる場合には、ＪＭＰ命令（ジャンプ命
令）が実行される。該ＪＭＰ命令は、第２ＲＯＭ１０２
に格納されている割り込み処理プログラムの最後に設定
される。コントロール回路２００は、データバスを介し
て送られてくる命令コード４ＣH（ＨはＨＣＤコードを
意味する）のＪＭＰ命令を確認した場合（タイミング＃
ａ）、次のタイミング＃ｂでローレベルのアドレス読出
信号ｉＯＥ1をラッチ回路１０４に出力し、更に次のタ
イミング＃ｃでローレベルのアドレス読出信号ｉＯＥ2
をラッチ回路１０４に出力する。
【００１９】ローレベルのアドレス読出信号ｉＯＥ1の
入力されたラッチ回路１０４では、タイミング＃１にお
ける割り込み処理開始時に保持した第１ＲＯＭ１０１の
処理アドレスの下位８ビットのアドレスＰＣ（L）をデ
ータバスに出力する。またローレベルのアドレス読出信
号ｉＯＥ2の入力されたラッチ回路１０４では、タイミ
ング＃１における割り込み処理開始時に保持した第１Ｒ
ＯＭ１０１の処理アドレスの上位８ビットのアドレスＰ
Ｃ（H）をデータバスへ出力する。データバスに出力さ
れたアドレスＰＣ（L）及びＰＣ（H）は、ＣＰＵ１００
に入力される。ＣＰＵ１００は、割り込み処理時にもア
ドレスのカウントを継続し、これをアドレスバスへ出力
しているが、割り込み処理終了時に、上記手順でデータ
バスを介して割り込み処理開始時のアドレスＰＣが入力
された場合には、アドレスバスに出力するアドレスの値
を切りかえ、アドレスＰＣ出力する。
入力されたラッチ回路１０４では、タイミング＃１にお
ける割り込み処理開始時に保持した第１ＲＯＭ１０１の
処理アドレスの下位８ビットのアドレスＰＣ（L）をデ
ータバスに出力する。またローレベルのアドレス読出信
号ｉＯＥ2の入力されたラッチ回路１０４では、タイミ
ング＃１における割り込み処理開始時に保持した第１Ｒ
ＯＭ１０１の処理アドレスの上位８ビットのアドレスＰ
Ｃ（H）をデータバスへ出力する。データバスに出力さ
れたアドレスＰＣ（L）及びＰＣ（H）は、ＣＰＵ１００
に入力される。ＣＰＵ１００は、割り込み処理時にもア
ドレスのカウントを継続し、これをアドレスバスへ出力
しているが、割り込み処理終了時に、上記手順でデータ
バスを介して割り込み処理開始時のアドレスＰＣが入力
された場合には、アドレスバスに出力するアドレスの値
を切りかえ、アドレスＰＣ出力する。
【００２０】アドレスバスを介してアドレスＰＣの入力
された第１ＲＯＭ１０１は、アドレスＰＣ以降に格納し
ているシステムプログラムのデータＡ１，Ａ２，…をデ
ータバスに出力する。
された第１ＲＯＭ１０１は、アドレスＰＣ以降に格納し
ているシステムプログラムのデータＡ１，Ａ２，…をデ
ータバスに出力する。
【００２１】以上のようにコントロール回路２００は、
ローレベルのアドレス読出信号ｉＯＥ1及びｉＯＥ2の出
力に伴い、ＲＯＭ切換信号ＥＮ１及びＥＮ２の値を逆転
させ、データバスから第２ＲＯＭ１０２を切り離し、第
１ＲＯＭ１０１を接続する。データバスに再び接続され
た第１ＲＯＭ１０１は、ラッチ回路１０４から出力され
るアドレスの値からプログラムの処理を続行する。これ
によりＣＰＵ１００は、割り込み処理の実行される前の
状態に復帰する。
ローレベルのアドレス読出信号ｉＯＥ1及びｉＯＥ2の出
力に伴い、ＲＯＭ切換信号ＥＮ１及びＥＮ２の値を逆転
させ、データバスから第２ＲＯＭ１０２を切り離し、第
１ＲＯＭ１０１を接続する。データバスに再び接続され
た第１ＲＯＭ１０１は、ラッチ回路１０４から出力され
るアドレスの値からプログラムの処理を続行する。これ
によりＣＰＵ１００は、割り込み処理の実行される前の
状態に復帰する。
【００２２】（２）コントロール回路の詳細な説明 次の図３は、コントロール回路２００の回路構成を示す
図である。コントロール回路２００は、複数の遅延回路
２０１〜２０６と、論理回路２１０〜２１５とからな
る。
図である。コントロール回路２００は、複数の遅延回路
２０１〜２０６と、論理回路２１０〜２１５とからな
る。
【００２３】以下、コントロール回路２００の構成及び
動作について、（ａ）割り込み処理実行前、（ｂ）割り
込み処理開始時及び（ｃ）割り込み処理からの復帰時の
３つの場合に分けて説明する。
動作について、（ａ）割り込み処理実行前、（ｂ）割り
込み処理開始時及び（ｃ）割り込み処理からの復帰時の
３つの場合に分けて説明する。
【００２４】図示されるように遅延回路２０１には、外
部から入力される割り込み要求信号ｉＩＲＱと、クロッ
ク信号ｉＣＬＫと、同期信号ＳＹＮＣと、データバスを
介してデータが入力される。割り込み処理を実行する際
には、ローレベルの割り込み要求信号ｉＩＲＱが入力さ
れる。
部から入力される割り込み要求信号ｉＩＲＱと、クロッ
ク信号ｉＣＬＫと、同期信号ＳＹＮＣと、データバスを
介してデータが入力される。割り込み処理を実行する際
には、ローレベルの割り込み要求信号ｉＩＲＱが入力さ
れる。
【００２５】(2-a) 割り込み処理実行前のコントロー
ル回路内の各信号の状態の説明 まず最初に、割り込み処理の実行前の回路内の各信号の
状態について詳細に説明する。割り込み処理の実行前、
遅延回路２０１には、ハイレベルの割り込み要求信号ｉ
ＩＲＱが入力されている。このため、出力端子ｉＱから
は、クロック信号ｉＣＬＫの状態によらず、常にローレ
ベルの信号が出力される。出力端子ｉＱから出力された
ローレベルの信号はＡＮＤゲート２１０の一方の入力端
子に入力される。ＡＮＤゲート２１０のもう一方の入力
端子にはＣＰＵ１００から出力される同期信号ＳＹＮＣ
が入力される。出力端子ｉＱからＡＮＤゲート２１０の
一方の入力端子に入力される信号がローレベルであるた
め、同期信号ＳＹＮＣの値にかかわらず、ＡＮＤゲート
２１０の出力端子からはローレベルの信号が出力され
る。
ル回路内の各信号の状態の説明 まず最初に、割り込み処理の実行前の回路内の各信号の
状態について詳細に説明する。割り込み処理の実行前、
遅延回路２０１には、ハイレベルの割り込み要求信号ｉ
ＩＲＱが入力されている。このため、出力端子ｉＱから
は、クロック信号ｉＣＬＫの状態によらず、常にローレ
ベルの信号が出力される。出力端子ｉＱから出力された
ローレベルの信号はＡＮＤゲート２１０の一方の入力端
子に入力される。ＡＮＤゲート２１０のもう一方の入力
端子にはＣＰＵ１００から出力される同期信号ＳＹＮＣ
が入力される。出力端子ｉＱからＡＮＤゲート２１０の
一方の入力端子に入力される信号がローレベルであるた
め、同期信号ＳＹＮＣの値にかかわらず、ＡＮＤゲート
２１０の出力端子からはローレベルの信号が出力され
る。
【００２６】遅延回路２０２のストローブには、ＡＮＤ
ゲート２１０からローレベルの信号が入力される。この
ため、遅延回路２０２は、前回入力された信号を保持
し、これを出力する。ここで、前回の割り込み処理時、
もしくは電源がＯＮされた際の初期設定処理によって、
出力端子Ｑからはローレベルの信号が出力される。この
ローレベルの信号はＲＯＭ切換信号ＥＮ２として図１に
示したスイッチングゲートに出力されると共に、遅延回
路２０３及びＡＮＤゲート２１５へ出力される。
ゲート２１０からローレベルの信号が入力される。この
ため、遅延回路２０２は、前回入力された信号を保持
し、これを出力する。ここで、前回の割り込み処理時、
もしくは電源がＯＮされた際の初期設定処理によって、
出力端子Ｑからはローレベルの信号が出力される。この
ローレベルの信号はＲＯＭ切換信号ＥＮ２として図１に
示したスイッチングゲートに出力されると共に、遅延回
路２０３及びＡＮＤゲート２１５へ出力される。
【００２７】ＡＮＤゲート２１４は、データバスから送
られて来るデータ信号が４ＣH、即ち、第２ＲＯＭ１０
２に格納されている割り込み処理プログラムの実行が終
了してＪＭＰ命令が出力される場合以外は、ローレベル
を出力するゲートである。従って、割り込み処理前、Ａ
ＮＤゲート２１５は、常にローレベルの信号を出力す
る。ＡＮＤゲート２１５から出力されたローレベルの信
号は、遅延回路２０５及び２０６に入力され、ストロー
ブに入力されるクロック信号ＣＬＫにかかわらす、共に
ハイレベルのアドレス読出信号ｉＯＥ1及びｉＯＥ2を出
力する。遅延回路２０２の出力端子Ｑから出力されたロ
ーレベルの信号は、遅延回路２０３のデータ入力端子Ｄ
にも入力される。ここで、遅延回路２０３の出力端子ｉ
Ｑから出力されるハイレベルの信号と、これにクロック
信号１周期分だけ遅延して遅延回路２０４の出力端子Ｑ
から出力されるローレベルの信号がインバータを介して
ＡＮＤゲート２１３に入力される。このためＡＮＤゲー
ト２１３からはローレベルの信号が出力される。
られて来るデータ信号が４ＣH、即ち、第２ＲＯＭ１０
２に格納されている割り込み処理プログラムの実行が終
了してＪＭＰ命令が出力される場合以外は、ローレベル
を出力するゲートである。従って、割り込み処理前、Ａ
ＮＤゲート２１５は、常にローレベルの信号を出力す
る。ＡＮＤゲート２１５から出力されたローレベルの信
号は、遅延回路２０５及び２０６に入力され、ストロー
ブに入力されるクロック信号ＣＬＫにかかわらす、共に
ハイレベルのアドレス読出信号ｉＯＥ1及びｉＯＥ2を出
力する。遅延回路２０２の出力端子Ｑから出力されたロ
ーレベルの信号は、遅延回路２０３のデータ入力端子Ｄ
にも入力される。ここで、遅延回路２０３の出力端子ｉ
Ｑから出力されるハイレベルの信号と、これにクロック
信号１周期分だけ遅延して遅延回路２０４の出力端子Ｑ
から出力されるローレベルの信号がインバータを介して
ＡＮＤゲート２１３に入力される。このためＡＮＤゲー
ト２１３からはローレベルの信号が出力される。
【００２８】入出力端子にインバータの配設されている
ＯＲゲート２１１の一方の入力端子に入力されるリセッ
ト信号ｉＲＥＳは、常にハイレベルの信号である。リセ
ット信号ｉＲＥＳの他に、ＯＲゲート２１１のもう一方
の入力端子に入力される遅延回路２０５の出力端子ｉＱ
から出力される信号の値がハイレベルであるため、ＯＲ
ゲート２１１から出力される信号はローレベルとなる。
このため、遅延回路２０２から出力される信号は、スト
ローブに入力される信号によってのみ、制御されること
となる。
ＯＲゲート２１１の一方の入力端子に入力されるリセッ
ト信号ｉＲＥＳは、常にハイレベルの信号である。リセ
ット信号ｉＲＥＳの他に、ＯＲゲート２１１のもう一方
の入力端子に入力される遅延回路２０５の出力端子ｉＱ
から出力される信号の値がハイレベルであるため、ＯＲ
ゲート２１１から出力される信号はローレベルとなる。
このため、遅延回路２０２から出力される信号は、スト
ローブに入力される信号によってのみ、制御されること
となる。
【００２９】(2-b) 割り込み処理開始時のコントロー
ル回路内の各信号の状態の説明 外部から割り込み処理の開始が要求された場合には、ロ
ーレベルの割り込み要求信号ｉＩＲＱが遅延回路２０１
のデータ入力端子Ｄに入力される。遅延回路２０１で
は、ストローブに入力されるクロック信号ｉＣＬＫの立
ち上がりタイミングに対応して出力端子ｉＱからハイレ
ベルの信号をＡＮＤゲート２１０の一方の入力端子に出
力する。ＡＮＤゲート２１０では、もう一方の入力端子
に入力される同期信号ＳＹＮＣの値がハイレベルになっ
た時に、ハイレベルの信号を遅延回路２０２のストロー
ブに出力する。遅延回路２０２では、ストローブにハイ
レベルの信号が入力されている期間中、データ入力端子
Ｄに入力される信号をそのまま出力端子Ｑに出力する。
ル回路内の各信号の状態の説明 外部から割り込み処理の開始が要求された場合には、ロ
ーレベルの割り込み要求信号ｉＩＲＱが遅延回路２０１
のデータ入力端子Ｄに入力される。遅延回路２０１で
は、ストローブに入力されるクロック信号ｉＣＬＫの立
ち上がりタイミングに対応して出力端子ｉＱからハイレ
ベルの信号をＡＮＤゲート２１０の一方の入力端子に出
力する。ＡＮＤゲート２１０では、もう一方の入力端子
に入力される同期信号ＳＹＮＣの値がハイレベルになっ
た時に、ハイレベルの信号を遅延回路２０２のストロー
ブに出力する。遅延回路２０２では、ストローブにハイ
レベルの信号が入力されている期間中、データ入力端子
Ｄに入力される信号をそのまま出力端子Ｑに出力する。
【００３０】図３に示されるように、遅延回路２０２の
入力データ端子Ｄには、ハイレベルの信号を出力する定
電圧源ＶCCが接続されている。このため、出力端子Ｑか
らは、ハイレベルの信号が出力されると共に、出力端子
ｉＱからは、ローレベルの信号が出力されることとな
る。これにより、ＲＯＭ切換信号ＥＮ２は、ハイレベル
の信号となる。ＡＮＤゲート２１５の２つの入力端子に
は、遅延回路２０２から出力されたハイレベルの信号が
入力される。しかし、ＡＮＤゲート２１４からＡＮＤゲ
ート２１５の入力端子に入力される信号がローレベルで
あるため、ＡＮＤゲート２１５の更にもう一つの入力端
子から入力される同期信号ＳＹＮＣの状態によらず、Ａ
ＮＤゲート２１５からはローレベルの信号が出力され
る。このため、遅延回路２０５及び２０６の各出力端子
ｉＱから出力されるアドレス読出信号ｉＯＥ1及びｉＯ
Ｅ2の信号は、割り込み処理開始前と変わらず、ハイレ
ベルの信号となる。遅延回路２０２の出力端子ｉＱから
出力されるローレベルの信号と、共にハイレベルのアド
レス読出信号ｉＯＥ1及びｉＯＥ2の入力されるＡＮＤゲ
ート２１２からは、ローレベルのＲＯＭ切換信号ＥＮ１
が出力される。
入力データ端子Ｄには、ハイレベルの信号を出力する定
電圧源ＶCCが接続されている。このため、出力端子Ｑか
らは、ハイレベルの信号が出力されると共に、出力端子
ｉＱからは、ローレベルの信号が出力されることとな
る。これにより、ＲＯＭ切換信号ＥＮ２は、ハイレベル
の信号となる。ＡＮＤゲート２１５の２つの入力端子に
は、遅延回路２０２から出力されたハイレベルの信号が
入力される。しかし、ＡＮＤゲート２１４からＡＮＤゲ
ート２１５の入力端子に入力される信号がローレベルで
あるため、ＡＮＤゲート２１５の更にもう一つの入力端
子から入力される同期信号ＳＹＮＣの状態によらず、Ａ
ＮＤゲート２１５からはローレベルの信号が出力され
る。このため、遅延回路２０５及び２０６の各出力端子
ｉＱから出力されるアドレス読出信号ｉＯＥ1及びｉＯ
Ｅ2の信号は、割り込み処理開始前と変わらず、ハイレ
ベルの信号となる。遅延回路２０２の出力端子ｉＱから
出力されるローレベルの信号と、共にハイレベルのアド
レス読出信号ｉＯＥ1及びｉＯＥ2の入力されるＡＮＤゲ
ート２１２からは、ローレベルのＲＯＭ切換信号ＥＮ１
が出力される。
【００３１】ＯＲゲート２１１に入力されるリセット信
号ｉＲＥＳは、常にハイレベルの信号であり、アドレス
読出信号ｉＯＥ2の値も依然としてハイレベルであるた
め、遅延回路２０２にはローレベルの信号がインバータ
を介して入力される。ここで、遅延回路２０２のストロ
ーブにハイレベルの信号が入力されるため、遅延回路２
０２の出力端子Ｑからは、ハイレベルの信号がＲＯＭ切
換信号ＥＮ２として出力されると共に、出力端子ｉＱか
らはローレベルの信号がＲＯＭ切換信号ＥＮ１として出
力される。
号ｉＲＥＳは、常にハイレベルの信号であり、アドレス
読出信号ｉＯＥ2の値も依然としてハイレベルであるた
め、遅延回路２０２にはローレベルの信号がインバータ
を介して入力される。ここで、遅延回路２０２のストロ
ーブにハイレベルの信号が入力されるため、遅延回路２
０２の出力端子Ｑからは、ハイレベルの信号がＲＯＭ切
換信号ＥＮ２として出力されると共に、出力端子ｉＱか
らはローレベルの信号がＲＯＭ切換信号ＥＮ１として出
力される。
【００３２】２つのＮＡＮＤゲート１１０及び１１１か
らなるスイッチング回路では、入力される信号の値が反
転するため、ＣＰＵ１００と第１ＲＯＭ１０１との接続
を切り離し、ＣＰＵ１００に第２ＲＯＭ１０２を接続す
る。これにより即座に割り込み処理が開始される。ま
た、遅延回路２０２の出力端子Ｑから出力されたハイレ
ベルの信号は遅延回路２０３及び２０４にも入力され
る。ここで、遅延回路２０４は、遅延回路２０３に対し
てクロック信号ＣＬＫの１周期分だけ遅延しているた
め、ＡＮＤゲート２１３から出力されるラッチ信号Ｌ
は、図２のタイムチャートに示すようにクロック信号Ｃ
ＬＫの半周期分の期間だけ立ち上がり、ラッチ回路１０
４をラッチする。
らなるスイッチング回路では、入力される信号の値が反
転するため、ＣＰＵ１００と第１ＲＯＭ１０１との接続
を切り離し、ＣＰＵ１００に第２ＲＯＭ１０２を接続す
る。これにより即座に割り込み処理が開始される。ま
た、遅延回路２０２の出力端子Ｑから出力されたハイレ
ベルの信号は遅延回路２０３及び２０４にも入力され
る。ここで、遅延回路２０４は、遅延回路２０３に対し
てクロック信号ＣＬＫの１周期分だけ遅延しているた
め、ＡＮＤゲート２１３から出力されるラッチ信号Ｌ
は、図２のタイムチャートに示すようにクロック信号Ｃ
ＬＫの半周期分の期間だけ立ち上がり、ラッチ回路１０
４をラッチする。
【００３３】(2-c) 割り込み処理からの復帰時におけ
るコントロール回路内の各信号の状態の説明 割り込み処理から復帰する場合、本実施例ではＪＭＰ命
令（ジャンプ命令）が用いられる。ＡＮＤゲート２１４
は、第２ＲＯＭ１０２から出力されたＪＭＰ命令（命令
コード４ＣH）がデータバスを介して入力されると、ハ
イレベルの信号を出力する。前記したように、割り込み
処理中は、遅延回路２０２の出力端子Ｑからは、ハイレ
ベルの信号が出力され、ＡＮＤゲート２１５の入力端子
に入力されている。このため、ＡＮＤゲート２１５から
は、同期信号ＳＹＮＣの立ち上がりタイミングに同期し
て、ハイレベルの信号が出力される。
るコントロール回路内の各信号の状態の説明 割り込み処理から復帰する場合、本実施例ではＪＭＰ命
令（ジャンプ命令）が用いられる。ＡＮＤゲート２１４
は、第２ＲＯＭ１０２から出力されたＪＭＰ命令（命令
コード４ＣH）がデータバスを介して入力されると、ハ
イレベルの信号を出力する。前記したように、割り込み
処理中は、遅延回路２０２の出力端子Ｑからは、ハイレ
ベルの信号が出力され、ＡＮＤゲート２１５の入力端子
に入力されている。このため、ＡＮＤゲート２１５から
は、同期信号ＳＹＮＣの立ち上がりタイミングに同期し
て、ハイレベルの信号が出力される。
【００３４】ＡＮＤゲート２１５から出力されたハイレ
ベルの信号は、遅延回路２０５のデータ入力端子Ｄに入
力される。遅延回路２０５では、ストローブに入力され
るクロック信号ＣＬＫの立ち下がりタイミングに同期し
て、出力端子Ｑからハイレベルの信号を出力すると共
に、出力端子ｉＱからローレベルの信号を出力する。遅
延回路２０５の出力端子ｉＱから出力されたローレベル
の信号はアドレス読出信号ｉＯＥ1としてラッチ回路１
０４に出力されると共に、ＯＲゲート２１１の一方の入
力端子に入力される。
ベルの信号は、遅延回路２０５のデータ入力端子Ｄに入
力される。遅延回路２０５では、ストローブに入力され
るクロック信号ＣＬＫの立ち下がりタイミングに同期し
て、出力端子Ｑからハイレベルの信号を出力すると共
に、出力端子ｉＱからローレベルの信号を出力する。遅
延回路２０５の出力端子ｉＱから出力されたローレベル
の信号はアドレス読出信号ｉＯＥ1としてラッチ回路１
０４に出力されると共に、ＯＲゲート２１１の一方の入
力端子に入力される。
【００３５】遅延回路２０５の出力端子Ｑから出力され
たハイレベルの信号は、遅延回路２０６のデータ入力端
子Ｄに入力される。遅延回路２０６では、ストローブに
入力されるクロック信号ＣＬＫの立ち下がりタイミング
に同期して、出力端子ｉＱからローレベルの信号を出力
する。このように、遅延回路２０６の出力端子ｉＱから
出力されたローレベルの信号は、クロック信号ＣＬＫの
１周期分だけ遅延したアドレス読出信号ｉＯＥ2として
ラッチ回路１０４に出力される。
たハイレベルの信号は、遅延回路２０６のデータ入力端
子Ｄに入力される。遅延回路２０６では、ストローブに
入力されるクロック信号ＣＬＫの立ち下がりタイミング
に同期して、出力端子ｉＱからローレベルの信号を出力
する。このように、遅延回路２０６の出力端子ｉＱから
出力されたローレベルの信号は、クロック信号ＣＬＫの
１周期分だけ遅延したアドレス読出信号ｉＯＥ2として
ラッチ回路１０４に出力される。
【００３６】ＯＲゲート２１１には、ハイレベルのリセ
ット信号ｉＲＥＳが入力されている。遅延回路２０５の
出力端子ｉＱから出力される信号がハイレベルからロー
レベルへ切り替わるため、ＯＲゲート２１１のもう一方
の入力端子に入力される信号は、ハイレベルからローレ
ベルに切り替わる。これにより遅延回路２０２に入力イ
ンバータを介してローレベルの信号が入力され、遅延回
路２０２のデータ入力端子Ｄから入力されるハイレベル
の信号はリセットされ、出力端子ｉＱからは、ローレベ
ルの信号が出力されると共に、出力端子ｉＱからは、ハ
イレベルの信号が出力される。
ット信号ｉＲＥＳが入力されている。遅延回路２０５の
出力端子ｉＱから出力される信号がハイレベルからロー
レベルへ切り替わるため、ＯＲゲート２１１のもう一方
の入力端子に入力される信号は、ハイレベルからローレ
ベルに切り替わる。これにより遅延回路２０２に入力イ
ンバータを介してローレベルの信号が入力され、遅延回
路２０２のデータ入力端子Ｄから入力されるハイレベル
の信号はリセットされ、出力端子ｉＱからは、ローレベ
ルの信号が出力されると共に、出力端子ｉＱからは、ハ
イレベルの信号が出力される。
【００３７】遅延回路２０２の出力端子Ｑから出力され
たローレベルの信号は、ＡＮＤゲート２１５へ入力され
る。このため、ＡＮＤゲート２１５から出力される信号
はハイレベルからローレベルへと切り替わる。ＡＮＤゲ
ート２１５から出力されたローレベルの信号は遅延回路
２０５へのデータ入力端子Ｄへ入力される。遅延回路２
０５では、クロック信号ｉＣＬＫの立ち下がりタイミン
グに同期して出力端子Ｑからローレベルの信号を出力す
ると共に、出力端子ｉＱからハイレベルの信号を出力す
る。出力端子Ｑから出力されたローレベルの信号はクロ
ック信号ｉＣＬＫの１周期分だけ遅延して遅延回路２０
６のデータ入力端子Ｄへ入力される。遅延回路２０６
は、出力端子ｉＱからハイレベルの信号を出力する。
たローレベルの信号は、ＡＮＤゲート２１５へ入力され
る。このため、ＡＮＤゲート２１５から出力される信号
はハイレベルからローレベルへと切り替わる。ＡＮＤゲ
ート２１５から出力されたローレベルの信号は遅延回路
２０５へのデータ入力端子Ｄへ入力される。遅延回路２
０５では、クロック信号ｉＣＬＫの立ち下がりタイミン
グに同期して出力端子Ｑからローレベルの信号を出力す
ると共に、出力端子ｉＱからハイレベルの信号を出力す
る。出力端子Ｑから出力されたローレベルの信号はクロ
ック信号ｉＣＬＫの１周期分だけ遅延して遅延回路２０
６のデータ入力端子Ｄへ入力される。遅延回路２０６
は、出力端子ｉＱからハイレベルの信号を出力する。
【００３８】ＯＲゲート２１１では、遅延回路２０５の
出力端子から入力される信号がローレベルからハイレベ
ルに切り替わるため、再びハイレベルの信号が出力され
ることとなり、ＪＭＰ命令が出される前の状態へ復帰す
る。また、ＡＮＤゲート２１２では、ＪＭＰ命令が出さ
れた後、クロック信号ｉＣＬＫの３周期分の時間経過後
に入力される信号が全てハイレベルとなるため、ハイレ
ベルの信号を出力する。割り込み要求信号ｉＩＲＱがハ
イレベルに復帰しているため、遅延回路２０２のストロ
ーブには、ローレベルの信号が入力される。このため、
遅延回路は、ＪＭＰ命令が出された際のＲＯＭ切換信号
ＥＮ１及びＥＮ２の値、即ち信号ＥＮ１がハイレベル、
信号ＥＮ２がローレベルの状態を保持する。これによ
り、ＲＯＭ切換信号ｉＥＮ１及びｉＥＮ２が割り込み処
理開始前の状態へ復帰する。
出力端子から入力される信号がローレベルからハイレベ
ルに切り替わるため、再びハイレベルの信号が出力され
ることとなり、ＪＭＰ命令が出される前の状態へ復帰す
る。また、ＡＮＤゲート２１２では、ＪＭＰ命令が出さ
れた後、クロック信号ｉＣＬＫの３周期分の時間経過後
に入力される信号が全てハイレベルとなるため、ハイレ
ベルの信号を出力する。割り込み要求信号ｉＩＲＱがハ
イレベルに復帰しているため、遅延回路２０２のストロ
ーブには、ローレベルの信号が入力される。このため、
遅延回路は、ＪＭＰ命令が出された際のＲＯＭ切換信号
ＥＮ１及びＥＮ２の値、即ち信号ＥＮ１がハイレベル、
信号ＥＮ２がローレベルの状態を保持する。これによ
り、ＲＯＭ切換信号ｉＥＮ１及びｉＥＮ２が割り込み処
理開始前の状態へ復帰する。
【００３９】以上のようなコントロール回路を備える割
り込み処理回路を用いることで、従来のＣＰＵが割り込
み処理開始時に７サイクル、復帰時に６サイクルのオー
バヘッドを必要としていたのに対して割り込み時には０
サイクル、復帰時には３サイクルのオーバヘッドで割り
込み処理を実行することが可能となり、割り込み要求に
対する高速応答が可能となる。このため、高価なコンテ
キストスイッチを持つＣＰＵを使用しなくとも済み、更
にはソフトウェアの互換性を確保することが可能とな
る。
り込み処理回路を用いることで、従来のＣＰＵが割り込
み処理開始時に７サイクル、復帰時に６サイクルのオー
バヘッドを必要としていたのに対して割り込み時には０
サイクル、復帰時には３サイクルのオーバヘッドで割り
込み処理を実行することが可能となり、割り込み要求に
対する高速応答が可能となる。このため、高価なコンテ
キストスイッチを持つＣＰＵを使用しなくとも済み、更
にはソフトウェアの互換性を確保することが可能とな
る。
【００４０】
【発明の効果】上記割り込み処理装置を用いることで、
コンテキストスイッチを備えていないＣＰＵと比較し
て、より高速な割り込み処理を実行することが可能とな
る。
コンテキストスイッチを備えていないＣＰＵと比較し
て、より高速な割り込み処理を実行することが可能とな
る。
【図１】 本発明の割り込み処理回路の全体構成を示す
図である。
図である。
【図２】 図１の割り込み処理回路内の各信号のタイム
チャートを示す図である。
チャートを示す図である。
【図３】 図１のコントロール回路２００の回路構成を
示す図である。
示す図である。
１００…ＣＰＵ １０１…第１ＲＯＭ １０２…第２ＲＯＭ １０３…デコーダ １０４…ラッチ回路 １０５…カウンター ２００…コントロール回路 ２０１〜２０６…遅延回路 ２１０…ＡＮＤゲート ２１１…ＯＲゲート ２１２〜２１５…ＡＮＤゲート
Claims (1)
- 【請求項１】 中央演算処理装置と、システムプログラ
ムを格納する第１ＲＯＭとを備えるシステムにおける割
り込み処理装置であって、 割り込み処理プログラムを格納する第２ＲＯＭと、 割り込み処理を実行する際に、第１ＲＯＭで実行してい
たシステムプログラムのアドレスを記憶する記憶手段
と、 割り込み処理開始時に中央処理演算装置と第１ＲＯＭと
の接続を遮断し、換わりに第２ＲＯＭを接続する第１切
換手段と、 第１切換手段により中央演算処理装置が第２ＲＯＭに接
続された場合、第２ＲＯＭに格納されている割り込み処
理プログラムを実行する実行手段と、 割り込み処理プログラムの実行が終了し、システムプロ
グラムの処理に復帰する時に上記記録手段に記憶したア
ドレスを読み出す読み出し手段と、 割り込み処理復帰時に中央処理演算装置と第２ＲＯＭと
の接続を遮断し、換わりに第１ＲＯＭを接続する第２切
換手段と、 第２切換手段により中央演算処理装置と第１ＲＯＭとが
接続された場合、上記読み出し手段により読み出したア
ドレスからシステムプログラムを実行する復帰手段とを
備えることを特徴とする割り込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29117692A JPH06139076A (ja) | 1992-10-29 | 1992-10-29 | 割り込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29117692A JPH06139076A (ja) | 1992-10-29 | 1992-10-29 | 割り込み処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139076A true JPH06139076A (ja) | 1994-05-20 |
Family
ID=17765444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29117692A Pending JPH06139076A (ja) | 1992-10-29 | 1992-10-29 | 割り込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
-
1992
- 1992-10-29 JP JP29117692A patent/JPH06139076A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
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