JP3283505B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP3283505B2 JP3283505B2 JP27088489A JP27088489A JP3283505B2 JP 3283505 B2 JP3283505 B2 JP 3283505B2 JP 27088489 A JP27088489 A JP 27088489A JP 27088489 A JP27088489 A JP 27088489A JP 3283505 B2 JP3283505 B2 JP 3283505B2
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- Japan
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- microcomputer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特にソフトウ
ェア評価用のエミュレーション用レジスタのレジスタ制
御回路を有するマイクロコンピュータに関する。
ェア評価用のエミュレーション用レジスタのレジスタ制
御回路を有するマイクロコンピュータに関する。
従来のマイクロコンピュータのレジスタ制御回路は、
第３図に示すようにマイクロコンピュータ用レジスタ
3M,エミュレーション用レジスタ3E、両レジスタ3M,3Eに
共用使用されるアドレスデコーダ１及びアドレスラッチ
２と、レジスタ切換端子TRSWからレジスタ制御信号SSEL
を入力して選択したレジスタにアドレスラッチ２の出力
信号、データライトタイミング信号SDWTを入力してデー
タを読出／書込するレジスタリード／ライト制御部４と
を有している。
第３図に示すようにマイクロコンピュータ用レジスタ
3M,エミュレーション用レジスタ3E、両レジスタ3M,3Eに
共用使用されるアドレスデコーダ１及びアドレスラッチ
２と、レジスタ切換端子TRSWからレジスタ制御信号SSEL
を入力して選択したレジスタにアドレスラッチ２の出力
信号、データライトタイミング信号SDWTを入力してデー
タを読出／書込するレジスタリード／ライト制御部４と
を有している。
エミュレーション装置には、マイクロコンピュータに
ない機能として、内蔵ROM空間，外部メモリ空間を自由
にマッピングできる機能、ポートをプッシュプル出力に
するかあるいはオープン・ドレイン出力にするかを指定
できる機能など有している。
ない機能として、内蔵ROM空間，外部メモリ空間を自由
にマッピングできる機能、ポートをプッシュプル出力に
するかあるいはオープン・ドレイン出力にするかを指定
できる機能など有している。
この機能を実現する為、エミュレーション装置ではエ
ミュレーション用のレジスタ3Eを持っており、電源投入
後に必らずこのレジスタ3Eを初期化しなければならな
い。
ミュレーション用のレジスタ3Eを持っており、電源投入
後に必らずこのレジスタ3Eを初期化しなければならな
い。
エミュレーション用のレジスタ3Eの初期化について第
４図の初期化タイミング図を参照して説明する。
４図の初期化タイミング図を参照して説明する。
電源を投入すると電源投入信号SPWは“1"から“0"に
なる。
なる。
そのとき最初のエミュレーション装置を監視するプロ
グラムの実行モード（以下スーパーバイザモードとして
SVMと称す）にする為、SVM信号SSVMを“H"レベルにす
る。
グラムの実行モード（以下スーパーバイザモードとして
SVMと称す）にする為、SVM信号SSVMを“H"レベルにす
る。
SSVM入力後に、SVMに入り、エミュレーション用レジ
スタ3Eに初期化データをライトする。
スタ3Eに初期化データをライトする。
第３図のブロックではエミュレーション用レジスタ3E
にライトする時、レジスタ切換端子TRSWに入力するレジ
スタ選択信号SSELを“H"レベルにし、全てのエミュレー
ション用レジスタ3Eを初期化したらレジスタ選択信号S
SELを“L"レベルにし、マイクロコンピュータレジスタ3
Mをリード／ライトするように設定する。
にライトする時、レジスタ切換端子TRSWに入力するレジ
スタ選択信号SSELを“H"レベルにし、全てのエミュレー
ション用レジスタ3Eを初期化したらレジスタ選択信号S
SELを“L"レベルにし、マイクロコンピュータレジスタ3
Mをリード／ライトするように設定する。
上述した従来のマイクロコンピュータは、マイクロコ
ンピュータ用レジスタと同じアドレスにエミュレーショ
ン用レジスタを割合てて、レジスタ選択信号をレジスタ
リード／ライト制御部に入力してレジスタを切換選択し
て使用するので、次のようにレジスタの初期化手順が煩
雑であるという欠点があった。
ンピュータ用レジスタと同じアドレスにエミュレーショ
ン用レジスタを割合てて、レジスタ選択信号をレジスタ
リード／ライト制御部に入力してレジスタを切換選択し
て使用するので、次のようにレジスタの初期化手順が煩
雑であるという欠点があった。
（１） 切換端子のレジスタ選択信号をエミュレーショ
ン用レジスタをリード／ライトできるように設定する。
ン用レジスタをリード／ライトできるように設定する。
（２） 次にスーパバイザモード（SVM）に設定し、初
期化プログラムを実行する。
期化プログラムを実行する。
（３） 次にレジスタ選択信号をマイクロコンピュータ
レジスタをリード／ライトできるように設定する。
レジスタをリード／ライトできるように設定する。
本発明の目的は、電源投入時に自動的にエミュレーシ
ョン用レジスタの初期化が行われるマイクロコンピュー
タを提供することにある。
ョン用レジスタの初期化が行われるマイクロコンピュー
タを提供することにある。
本発明のマイクロコンピュータは、マイクロコンピュ
ータ用レジスタと、エミュレーション用レジスタと、電
源投入信号を入力後の最初のスーパバイザモード信号に
応答して前記エミュレーション用レジスタを選択し２回
目以降のスーパバイザモードのとき及びスーパバイザモ
ードでないときには前記マイクロコンピュータ用レジス
タを選択するレジスタ選択信号を出力する初回スーパバ
イザモード判定回路と、前記レジスタ選択信号により選
択されたレジスタに対して読出／書込制御をするリード
／ライト制御部とを有して構成されている。
ータ用レジスタと、エミュレーション用レジスタと、電
源投入信号を入力後の最初のスーパバイザモード信号に
応答して前記エミュレーション用レジスタを選択し２回
目以降のスーパバイザモードのとき及びスーパバイザモ
ードでないときには前記マイクロコンピュータ用レジス
タを選択するレジスタ選択信号を出力する初回スーパバ
イザモード判定回路と、前記レジスタ選択信号により選
択されたレジスタに対して読出／書込制御をするリード
／ライト制御部とを有して構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
マイクロコンピュータは、第３図のレジスタ制御回路
のレジスタリード／ライト制御部４のレジスタ選択信号
SSELを自動的に供給するSVM1判定回路５を設けたことが
異る点以外は、従来のマイクロコンピュータと同様であ
る。
のレジスタリード／ライト制御部４のレジスタ選択信号
SSELを自動的に供給するSVM1判定回路５を設けたことが
異る点以外は、従来のマイクロコンピュータと同様であ
る。
SVM1判定回路５は、電源投入信号SPWとSVM信号SSVMと
帰還信号Sfとを入力する論理回路L0と、中間点Ｍからレ
ジスタ選択信号SSELを出力し、終段から帰還信号Sfを出
力する２段のＲ−Ｓフリップフロップ（以下、Ｒ−SF/
F）F/F1及びF/F2とを有している。
帰還信号Sfとを入力する論理回路L0と、中間点Ｍからレ
ジスタ選択信号SSELを出力し、終段から帰還信号Sfを出
力する２段のＲ−Ｓフリップフロップ（以下、Ｒ−SF/
F）F/F1及びF/F2とを有している。
第２図は第１図のブロックの動作を説明するためのエ
ミュレーション用レジスタの初期化のタイミング図であ
る。
ミュレーション用レジスタの初期化のタイミング図であ
る。
まず、電源が入り電源投入信号SPWが“1"になると、
電源が投入されてから最初のスーパバイザモードである
事を判定するSVM1判定回路５のＲ−SF/Fがリセット状態
となる。
電源が投入されてから最初のスーパバイザモードである
事を判定するSVM1判定回路５のＲ−SF/Fがリセット状態
となる。
電源投入信号SPWが“0"レベルになり電源投入処理が
終了する。
終了する。
次にSVM要求信号を“1"にしてSVMに設定する。
次にSVMに入いるとSVM信号SSVMが“1"になり、SVM1判
定する回路５のＲ−SF/F1がセットされ、エミュレーシ
ョン用レジスタ3Eがリード／ライト可能となるようにセ
レクト信号SSELが“1"となる。
定する回路５のＲ−SF/F1がセットされ、エミュレーシ
ョン用レジスタ3Eがリード／ライト可能となるようにセ
レクト信号SSELが“1"となる。
次にSVM1が終了すると、Ｒ−SF/F1がRESETされセレク
ト信号SSELは“0"レベルになりマイクロコンピュータ用
レジスタ3Mがリード／ライト可能になる。
ト信号SSELは“0"レベルになりマイクロコンピュータ用
レジスタ3Mがリード／ライト可能になる。
それ以後は、SVM信号SSVMが“1"レベルになってもSVM
1判定回路５の２段目のＲ−SF/F2のＱ出力が“H"レベル
になり、論理回路L0に帰還信号Sfが入りSVM信号SSVMが
おさえられる為、セレクト信号SSELが“0"レベルのまま
となる。
1判定回路５の２段目のＲ−SF/F2のＱ出力が“H"レベル
になり、論理回路L0に帰還信号Sfが入りSVM信号SSVMが
おさえられる為、セレクト信号SSELが“0"レベルのまま
となる。
この為、マイクロコンピュータ用レジスタ3Mがリード
／ライト可能という状態は変わらない。
／ライト可能という状態は変わらない。
すなわち、電源投入後の最初のスーパーバイザモード
SVM1ではエミュレーション用レジスタ3Eだけリード／ラ
イトする事が可能となり、エミュレーション用のレジス
タ3Eを初期化する事ができるが、２番目のモードSVM2以
後からはマイクロコンピュータ用レジスタ3Mだけリード
／ライト可能となる。
SVM1ではエミュレーション用レジスタ3Eだけリード／ラ
イトする事が可能となり、エミュレーション用のレジス
タ3Eを初期化する事ができるが、２番目のモードSVM2以
後からはマイクロコンピュータ用レジスタ3Mだけリード
／ライト可能となる。
両レジスタ3E,3Mのリード／ライトは、SVM1か否かで
外部からのレジスタ選択信号なしに自動的に決定される
為、第３図の従来のレジスタ切換端子TRSWは不要とな
る。
外部からのレジスタ選択信号なしに自動的に決定される
為、第３図の従来のレジスタ切換端子TRSWは不要とな
る。
以上説明したように本発明は、電源投入後最初のスー
パバイザモードを判定する回路を設けたので、電源投入
後最初のスーパバイザモードの時にエミュレーション用
のレジスタがリード／ライト可能になり、スーパバイザ
モードではない時と２回目以降のスーパバイザモードの
時はマイクロコンピュータのレジスタがリード／ライト
可能になる操作が、自動的に行われるという効果があ
る。
パバイザモードを判定する回路を設けたので、電源投入
後最初のスーパバイザモードの時にエミュレーション用
のレジスタがリード／ライト可能になり、スーパバイザ
モードではない時と２回目以降のスーパバイザモードの
時はマイクロコンピュータのレジスタがリード／ライト
可能になる操作が、自動的に行われるという効果があ
る。
第１図は本発明の一実施例のブロック図、第２図は第１
図のブロックの動作を説明するためのエミュレーション
用レジスタの初期化のタイミング図、第３図は従来のマ
イクロコンピュータの一例のブロック図、第４図は第３
図のブロックの動作を説明するためのエミュレーション
用レジスタの初期化のタイミング図である。 １……アドレスデコーダ、２……アドレスラッチ、2E…
…エミッタ用レジスタのアドレスラッチ、2M……マイク
ロコンピュータ用レジスタのアドレスラッチ、3E……エ
ミュレーション用レジスタ、3M……マイクロコンピュー
タ用レジスタ、４……レジスタリード／ライト制御部、
５……SVM1判定回路、Ｍ……中間点、L0……論理回路、
SALT……アドレスラッチタイミング信号、SDWT……デー
タラッチタイミング信号、Sf……帰還信号、SPW……電
源投入信号、SSEL……レジスタ選択信号、SVM1……初回
スーパバイザモード。
図のブロックの動作を説明するためのエミュレーション
用レジスタの初期化のタイミング図、第３図は従来のマ
イクロコンピュータの一例のブロック図、第４図は第３
図のブロックの動作を説明するためのエミュレーション
用レジスタの初期化のタイミング図である。 １……アドレスデコーダ、２……アドレスラッチ、2E…
…エミッタ用レジスタのアドレスラッチ、2M……マイク
ロコンピュータ用レジスタのアドレスラッチ、3E……エ
ミュレーション用レジスタ、3M……マイクロコンピュー
タ用レジスタ、４……レジスタリード／ライト制御部、
５……SVM1判定回路、Ｍ……中間点、L0……論理回路、
SALT……アドレスラッチタイミング信号、SDWT……デー
タラッチタイミング信号、Sf……帰還信号、SPW……電
源投入信号、SSEL……レジスタ選択信号、SVM1……初回
スーパバイザモード。
Claims (1)
- 【請求項１】マイクロコンピュータ用レジスタと、エミ
ュレーション用レジスタと、電源投入信号を入力後の最
初のスーパバイザモード信号に応答して前記エミュレー
ション用レジスタを選択し２回目以降のスーパバイザモ
ードのとき及びスーパバイザモードでないときには前記
マイクロコンピュータ用レジスタを選択するレジスタ選
択信号を出力する初回スーパバイザモード判定回路と、
前記レジスタ選択信号により選択されたレジスタに対し
て読出／書込制御をするリード／ライト制御部とを有す
ることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27088489A JP3283505B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27088489A JP3283505B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130888A JPH03130888A (ja) | 1991-06-04 |
| JP3283505B2 true JP3283505B2 (ja) | 2002-05-20 |
Family
ID=17492308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27088489A Expired - Fee Related JP3283505B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283505B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7162073B2 (ja) | 2018-11-02 | 2022-10-27 | 信越ポリマー株式会社 | 耐電圧熱伝導構造 |
-
1989
- 1989-10-17 JP JP27088489A patent/JP3283505B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7162073B2 (ja) | 2018-11-02 | 2022-10-27 | 信越ポリマー株式会社 | 耐電圧熱伝導構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03130888A (ja) | 1991-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |