JP3216200B2 - データメモリ書き込み制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データメモリの書き込
みの誤設定を防止するデータメモリ書き込み制御回路に
関する。

【０００２】

【従来の技術】図４はデータメモリのリード／ライト制
御を示す図であり、図５は従来の一実施例のライト制御
部の回路を示す図である。以下において、図４によりデ
ータメモリの書き込み（ライト）と読みだし（リード）
の動作を説明し、図５〜図７により従来例のライト動作
を説明する。

【０００３】また、図６は従来の一実施例回路の正常動
作のタイミングを示す図であり、図７は従来の一実施例
回路の異常動作のタイミングを示す図であり、図６と図
７によりリード／ライトの両タイミング動作を説明す
る。

【０００４】図４〜図７において、11は第１システムク
ロック(a) の一定周期において例えば値‘Ｍ’に初期化
され、第２システムクロック(b) でカウントアップする
Ｎ進カウンタである。そして、Ｎ進カウンタ11は、クロ
ック１(b) とクロック２(c)とクロック３(d) およびデ
ータメモリ10のリードアドレス(e) を出力する。

【０００５】12は前記リードアドレス(e) をデコードし
たアドレスデコード(g) を出力するアドレスデコーダで
ある。13はマイクロプロセッサバス15を介して図示せざ
るマイクロプロセッサが設定しようとするデータメモリ
10のライトアドレスを格納しているレジスタ16からのラ
イトアドレスを−１したアドレス値と前記リードアドレ
ス(e) の値の一致を検出して、アドレス一致(f) を出力
するアドレス一致検出回路である。

【０００６】14は前記Ｎ進カウンタ11よりのクロック１
(b),クロック２(c),クロック３(d)とアドレスデコーダ1
2よりのアドレスデコード(g) とアドレス一致検出回路1
3よりのアドレス一致(f) およびレジスタ16よりのリー
ド／ライト信号を入力して、データメモリ10の読みだし
停止期間を設定するアウトプットイネーブル(j) とデー
タメモリ10の書き込み期間を設定するデータ出力イネー
ブル(k) とデータメモリ10の書き込み実行のライトイネ
ーブル(l) の各信号、およびリード／ライト時に前記の
リードアドレス(e) とライトアドレスを切り替えるアド
レスセレクトを出力するライト制御部である。

【０００７】なお、16はデータメモリ10のライトアドレ
スを格納するレジスタであり、17は該ライトデータを格
納するレジスタである。また、18はＮ進カウンタ11から
のリードアドレス(e) またはレジスタ16からのライトア
ドレスのどちらかをライト制御部14からのライトセレク
トで選択するセレクタであり、10はデータの授受を行う
データメモリである。

【０００８】以下において、図４〜図５によりライト制
御部の動作を詳細に説明する。図５中、14a は状態監視
回路、14b,14c は微分回路である。状態監視回路14a
は、レジスタ16からのリード／ライト信号とアドレス一
致検出回路13からのアドレス一致(f) とアドレスデコー
ダ12からのアドレスデコード(g) およびクロック３(d)
を入力し、アウトプットイネーブル(j) および該アウト
プットイネーブル(j) の逆論理のアドレスセレクトを出
力する。

【０００９】微分回路14b はアウトプットイネーブル
(j) とクロック２(c) を入力して、データ出力イネーブ
ル(k) を出力する。また、微分回路14c はデータ出力イ
ネーブル(k) とクロック１(b) を入力して、ライトイネ
ーブル(l) を出力する。

【００１０】以下、図４〜図５に記載の信号(a) 〜信号
(l) について、図６と図７により説明する。(a) はＮ進
カウンタ11に入力する第１システムクロックであり、Ｎ
進カウンタ11のリードアドレス(e) を例えば所定の値Ｍ
に初期化する。

【００１１】(b) はＮ進カウンタ11に入力する第２シス
テムクロックおよびＮ進カウンタ11より出力するクロッ
ク１(b) であり、本回路の基本クロックになる信号であ
る。(c) はＮ進カウンタ11より出力するクロック２であ
り、前記第２システムクロック(b) を１／２分周したも
の、また、(d) はＮ進カウンタ11より出力するクロック
３であり、前記第２システムクロック(b) を１／４分周
したものである。

【００１２】(e) はＮ進カウンタ11より出力するデータ
メモリ10のリードアドレスであり、本例ではクロック３
(d) と同一周期に設定してある。 (f) はアドレス一致検出回路より出力するアドレス一致
であり、例えばレジスタ16からのライトアドレスＭを−
１したアドレス値（Ｍ−１）とリードアドレス(e) のア
ドレス値（Ｍ−１）との一致検出の結果である。このア
ドレス一致(f)は、アドレス値（Ｍ−１）に対応するク
ロック３(d) の立ち上がりタイミングで‘Ｈ’にな
り、該クロック３(d) の次の立ち上がりタイミングで
‘Ｌ’に転ずる信号である。

【００１３】(g) はクロック１(b) の４つ目をデコード
して作るアドレスデコードであり、クロック２(c) とク
ロック３(d) の論理積より求められ、クロック２(c) の
例えばタイミング〜および〜の間で‘Ｈ’にな
る信号である。

【００１４】(h) と(i) はライト制御部14の動作を説明
する中間信号であり、信号(h) は信号(f) と信号(g) の
各正成分の論理積より求められ、また、信号(i) は信号
(f)の負成分と信号(g) の正成分の論理積より求められ
る。

【００１５】(j) は状態監視回路14a より出力されるデ
ータメモリ10の読みだし停止期間を設定するアウトプッ
トイネーブルであり、クロック３(d) の立ち下がりタイ
ミングで信号(h) の‘Ｈ’を読み込んで‘Ｈ’にな
り、クロック３(d) の次の立ち下がりタイミングで信
号(i) の‘Ｈ’を読み込んで‘Ｌ’になる信号である。

【００１６】(k) は微分回路14b より出力されるデータ
メモリ10の書き込み期間を設定するデータ出力イネーブ
ルであり、クロック２(c) の立ち上がりタイミングで
信号(j) の‘Ｈ’を読み込んで‘Ｌ’になり、クロック
２(c) の次の立ち上がりタイミングで‘Ｈ’になる信
号である。

【００１７】(l) は微分回路14c より出力されるデータ
メモリ10の書き込み実行のライトイネーブル(l) であ
り、クロック１(b) の立ち下がりタイミングにて信号
(k) の‘Ｌ’を読み込んで‘Ｌ’になり、クロック１
(b) の次の立ち下がりタイミングで‘Ｈ’になる信号
である。

【００１８】図６に示すように、ライト制御部14の正常
動作時は、マイクロプロセッサがデータメモリ10のリー
ドアドレス(e) の値Ｍに対してライトしようとレジスタ
16にデータＭ、レジスタ17に任意のデータをライトした
時、前記リードアドレス(e)の値がＭ−１の時にアドレ
ス一致検出回路13はアドレス一致(f) を検出して出力
し、アウトプットイネーブル(j) を‘Ｈ’にすることで
データメモリ10のリードを止め、アウトプットイネーブ
ル(j) の‘Ｈ’の逆論理のアドレスセレクトを用いてセ
レクタ18に対してレジスタ16よりのライトアドレスを選
択させてデータメモリ10に出力し、前記アウトプットイ
ネーブル(j) を立ち上がり微分したデータ出力イネーブ
ル(k) を‘Ｌ’にすることで双方向バッファ19をオンに
してレジスタ17からのデータをデータメモリ10に出力
し、データ出力イネーブル(k) を立ち下がり微分して得
られたライトイネーブル(l) の期間すなわちクロック１
(b) の立ち下がりタイミングから立ち下がりタイミン
グ間においてレジスタ17からのデータがデータメモリ
10に書き込む。

【００１９】ところが、データメモリ10に書き込みして
いる最中に図７に示す領域Ａにおいて、内部要因で第２
システムクロック(b) に異常が発生した場合、前記Ｎ進
カウンタ11が正常にカウントアップしなくなり、クロッ
ク２(c) とクロック３(d) の位相が変わってしまい、ア
ドレス値Ｍ以外のアドレス値（Ｍ＋１）でアドレス値Ｍ
に対応するデータが書き込まれるようになる。

【００２０】

【発明が解決しようとする課題】従って、従来例の回路
においては、内部要因によりライトイネーブルとアウト
プットイネーブルとアドレスセレクトおよびデータ出力
イネーブルを発生させるクロック１、クロック２、クロ
ック３の位相が変わってしまうと、データメモリに違っ
たアドレスでデータが書き込まれるという課題がある。

【００２１】本発明は、ライトイネーブルを出力した後
に、ライトイネーブル出力状態でデータ出力イネーブル
を、データ出力イネーブル出力状態でアウトプットイネ
ーブル出力を監視制御することで違ったアドレスに対す
るデータの書き込みを防止することを目的とする。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
め本発明では、一定の周期をもつシステムタイミングで
動作しているデータメモリに対し、プロセッサからのデ
ータを前記システムタイミングで書き込む構造におい
て、前記システムタイミングで生成するリード／ライト
アドレスのタイミングを示すアドレスデコード信号と、
プロセッサからの指定ライトアドレス値を−１した値と
前記システムタイミングで生成するリード／ライトアド
レス値との比較結果であるアドレス一致信号から、デー
タメモリからの出力を無効にするアウトプットイネーブ
ル信号及び該アウトプットイネーブル信号の逆論理の前
記システムタイミングで生成するリード／ライトアドレ
スとプロセッサからの指定アドレス値を保持しているレ
ジスタの出力を切り替えるアドレスセレクト信号を、第
２状態監視回路から帰還されたプロセッサからの指定デ
ータを保持するレジスタ出力を出力制御するデータ出力
イネーブル信号の論理によって、該データ出力イネーブ
ル信号が有効な期間は前記アウトプットイネーブル信号
と前記アドレスセレクト信号の出力状態を保持する第１
状態監視回路と、前記アウトプットイネーブル信号から
前記データ出力イネーブル信号を微分回路から帰還され
たデータメモリのライトイネーブルの論理によって、該
ライトイネーブル信号が有効な期間は前記データ出力イ
ネーブル信号の出力状態を保持する第２状態監視回路と
前記データ出力イネーブル信号を微分し前記ライトイネ
ーブル信号を出力する微分回路とを設け、前記ライトイ
ネーブル信号によるデータメモリへのライトが完了する
迄、前記データ出力イネーブル信号の出力を有効状態に
保持し、前記データ出力イネーブル信号が有効な期間は
前記アウトプットイネーブル信号及び前記アドレスセレ
クト信号の出力を有効状態に保持し、該アドレスセレク
ト信号が有効な期間データメモリのライトアドレスを前
記プロセッサが指定するアドレスに切り替えることで、
違ったアドレスに対する書き込みを防止するように構成
する。

【００２３】

【作用】本発明は図１〜図３に示すごとく、第１状態監
視回路１において、アドレスデコード信号が‘Ｈ’、ア
ドレス一致信号が‘Ｈ’、リード／ライト信号が‘Ｈ’
の時にアウトプットイネーブルを‘Ｈ’にしてデータメ
モリの読みだしを止め、アドレスセレクトを‘Ｌ’にす
ることでデータメモリのアドレスを書き込みに切り換え
るようにする。

【００２４】更に、アウトプットイネーブルを‘Ｌ’に
する条件は、アドレス一致が‘Ｌ’でアドレスデコード
が‘Ｈ’の期間にクロック３の立ち下がりエッジが入力
されれば‘Ｌ’になるが、前記立ち下がりエッジが入力
されている時に第２状態監視回路２の出力であるデータ
出力イネーブルが‘Ｌ’であればアウトプットイネーブ
ルをクロック３の次の立ち下がりエッジが入力されるま
で‘Ｈ’を保持させるようにする。

【００２５】従って、微分回路３において、前記第２状
態監視回路２からのデータ出力イネーブルの出力‘Ｌ’
を微分してライトイネーブルを生成し、該ライトイネー
ブルを前記第２状態監視回路２に監視入力として返して
やることにより、ライトイネーブルをデータメモリにラ
イトが完了するまで互いに監視することで違ったアドレ
スに対する書き込みを防止することができる。

【００２６】

【実施例】以下、図２〜図３により本発明の実施例を詳
細に説明する。図２は本発明の一実施例の回路構成を示
す図であり、図３は本発明の一実施例回路の異常動作の
タイミングを示す図である。

【００２７】図２〜図３において、図４〜７に示したも
のと同一のものは同一記号で示してあり、アウトプット
イネーブル(j) の初期値は‘Ｌ’（レベル‘０’）、ア
ドレスセレクトとデータ出力イネーブル(k) およびライ
トイネーブル(l) の初期値は‘Ｈ’（レベル‘１’）で
ある。

【００２８】１は入力論理積演算のアンドゲート1a,1b
と入出力を反転するインバータ1cとＪ−Ｋフリップフロ
ップ動作のＪ−ＫＦＦ1dを備えた第１状態監視回路であ
る。この第１状態監視回路１では、リード／ライト状態
を示すリード／ライト信号の‘Ｈ’（ライト時）とデー
タメモリの１アドレスの値‘Ｍ’を示すアドレスデコー
ド(g) の‘Ｈ’出力とライトするデータメモリのアドレ
スを示すアドレス一致(f) の‘Ｈ’出力がアンドゲート
1aに入力した時は、アンドゲート1aは‘Ｈ’出力をＪ−
ＫＦＦ1dのＪに入力する。

【００２９】また、アドレス一致(f) の‘Ｈ’出力はイ
ンバータ1cに入力され、該インバータ1cの‘Ｌ’出力は
アンドゲート1bに入力され、該アンドゲート1bよりの
‘Ｌ’出力はＪ−ＫＦＦ1dのＫに入力される。

【００３０】このアドレス一致(f) の‘Ｈ’期間にクロ
ック３(d) の立ち下がりエッジがＪ−ＫＦＦ1dに入力さ
れると、Ｊ−ＫＦＦ1dは該クロック３(d) の立ち下がり
エッジによりＪ入力の‘Ｈ’とＫ入力の‘Ｌ’を読み込
み、Ｊ−ＫＦＦ1dよりアウトプットイネーブル(j) の
‘Ｈ’およびアドレスセレクト‘Ｌ’を出力する。

【００３１】２はイネーブル付きフリップフロップ（以
下ＥＮ−ＦＦと称する）2a、2bおよび２入力否定論理積
演算のナンドゲート2cを備えた第２状態監視回路であ
る。ＥＮ−ＦＦは、イネーブルに‘Ｌ’レベルが入力さ
れると出力状態を保持するフリップフロップである。

【００３２】前記アウトプットイネーブル(j) の‘Ｈ’
出力がＥＮ−ＦＦ2aのＤに入力されると、ＥＮ−ＦＦ2a
はクロック２(c) の立ち上がりエッジで出力‘Ｈ’がナ
ンドゲート2cおよびＥＮ−ＦＦ2bへ入力される。そし
て、前記ナンドゲート2cの出力‘Ｌ’が微分回路３のＦ
Ｆ3aへ入力される。

【００３３】次のクロック２(c) の立ち上がりエッジが
入力された時、ＥＮ−ＦＦ2a、2bのＥＮ入力が‘Ｌ’つ
まりオアゲート3cの出力であるライトイネーブル(l) が
‘Ｌ’であれば、前記ナンドゲート2cの出力、つまりデ
ータ出力イネーブル(k) は‘Ｌ’出力を保持する。

【００３４】一方、オアゲート3cの出力であるライトイ
ネーブル(l) が‘Ｈ’であれば、前記ナンドゲート2cの
出力、つまりデータ出力イネーブル(k) は‘Ｈ’とな
る。図中、３はフリップフロップ動作のＦＦ3a,3b およ
び論理和演算のオアゲート3cを備えた微分回路である。

【００３５】前記ナンドゲート2cの出力‘Ｌ’がＦＦ3a
へ入力されると、クロック１(b) の立ち下がりエッジに
よりナンドゲート2cの出力‘Ｌ’をＦＦ3aに読み込み、
オアゲート3cおよびＦＦ3bへ入力されてオアゲート3cの
出力、つまりライトイネーブル(l) が‘Ｌ’となり、次
のクロック１(b) の立ち下がりエッジが入力されるとＦ
Ｆ3bは立ち下がりエッジで‘Ｌ’を読み込み、オアゲー
ト3cへ出力されてオアゲート3cの出力つまりライトイネ
ーブル(l) は‘Ｈ’となる。

【００３６】即ち、ナンドゲート2cの出力であるデータ
出力イネーブル(k) を第１状態監視回路１に返し、オア
ゲート3cの出力であるライトイネーブル(l) を第２状態
監視回路２に返し、クロック１(b),クロック２(c),クロ
ック２(d) の異常にもとづく各信号(d) 〜信号(k) の異
常を監視し、もし異常があればデータメモリ10の読みだ
し停止期間を設定するアウトプットイネーブル(j) の時
間幅を異常期間だけ伸ばす（図３ではＭ＋１まで延長）
ようにし、領域Ａにおける違ったアドレスに対する書き
込みを防ぐようにする。

【００３７】

【発明の効果】以上の説明から明らかなように本発明に
よれば、マイクロプロセッサが設定したデータメモリの
アドレスに対してリード／ライトしている最中にシステ
ムクロックの異常があっても、データメモリに対するア
ウトプットイネーブル、データ出力イネーブル、ライト
イネーブルをデータメモリにライトが完了するまでを互
いに監視することで違ったアドレスに対する書き込みが
防止でき、データメモリの性能向上に寄与するところが
大きいという効果を奏する。

【図面の簡単な説明】

【図１】 本発明のライト制御部の構成を示す図であ
る。

【図２】 本発明の一実施例の回路構成を示す図であ
る。

【図３】 本発明の一実施例回路の異常動作のタイミン
グを示す図である。

【図４】 データメモリのリード／ライト制御を示す図
である。

【図５】 従来の一実施例のライト制御部の回路を示す
図である。

【図６】 従来の一実施例回路の正常動作のタイミング
を示す図である。

【図７】 従来の一実施例回路の異常動作のタイミング
を示す図である。

【符号の説明】

１は第１状態監視回路 ２は第２状態監視回路 ３は微分回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 一定の周期をもつシステムタイミングで
   動作しているデータメモリに対し、プロセッサからのデ
   ータを前記システムタイミングで書き込む構造におい
   て、前記システムタイミングで生成するリード／ライトアド
   レスのタイミングを示すアドレスデコード信号と、プロ
   セッサからの指定ライトアドレス値を−１した値と前記
   システムタイミングで生成するリード／ライトアドレス
   値との比較結果であるアドレス一致信号から、データメ
   モリからの出力を無効にするアウトプットイネーブル信
   号及び該アウトプットイネーブル信号の逆論理の前記シ
   ステムタイミングで生成するリード／ライトアドレスと
   プロセッサからの指定アドレス値を保持しているレジス
   タの出力を切り替えるアドレスセレクト信号を、第２状
   態監視回路から帰還されたプロセッサからの指定データ
   を保持するレジスタ出力を出力制御するデータ出力イネ
   ーブル信号の論理によって、該データ出力イネーブル信
   号が有効な期間は前記アウトプットイネーブル信号と前
   記アドレスセレクト信号の出力状態を保持する 第１状態
   監視回路と、前記アウトプットイネーブル信号から前記データ出力イ
   ネーブル信号を微分回路から帰還されたデータメモリの
   ライトイネーブルの論理によって、該ライトイネーブル
   信号が有効な期間は前記データ出力イネーブル信号の出
   力状態を保持する第２状態監視回路と前記データ出力イ
   ネーブル信号を微分し前記ライトイネーブル信号を出力
   する 微分回路とを設け、前記ライトイネーブル信号によるデータメモリへ のライ
   トが完了する迄、前記データ出力イネーブル信号の出力
   を有効状態に保持し、前記データ出力イネーブル信号が
   有効な期間は前記アウトプットイネーブル信号及び前記
   アドレスセレクト信号の出力を有効状態に保持し、該ア
   ドレスセレクト信号が有効な期間データメモリのライト
   アドレスを前記プロセッサが指定するアドレスに切り替
   えることで、違ったアドレスに対する書き込みを防止す
   るようにしたことを特徴とするデータメモリ書き込み制
   御回路。