JP2000089974A

JP2000089974A - データ格納制御回路

Info

Publication number: JP2000089974A
Application number: JP10258362A
Authority: JP
Inventors: Hiroyuki Tanaka; 弘行田中; Mitsunari Oya; 充也大家
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-09-11
Filing date: 1998-09-11
Publication date: 2000-03-31
Anticipated expiration: 2018-09-11
Also published as: JP3207392B2; US6249152B1

Abstract

(57)【要約】（修正有）【課題】監視対象の入力信号にノイズが発生していて
も、正確にキャプチャ機能を実行するように制御するデ
ータ格納制御回路を実現する。【解決手段】外部端子１３から入力される入力信号に
対して、クロック信号ＣＬＫに基づいて、デジタルフィ
ルタ１４を構成するシフトレジスタにてサンプリング処
理を行い、その結果であるシフトレジスタの出力信号
を、デジタルフィルタ１４を構成するゲート回路に入力
する。ゲート回路の出力信号の電圧レベルは、出力信号
のうち少なくとも３つの電圧レベルがＨレベルの場合
に、ＬレベルからＨレベルとなる。検出回路１５は、ゲ
ート回路の電圧レベルの変化を検出して、カウンタ１１
の出力データをレジスタ１２に格納することを指示する
信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カウンタを内蔵す
るマイクロコンピュータやマイクロプロセッサに搭載さ
れ、外部からの入力信号の到来に基づいて、カウンタの
データ（カウント情報）をレジスタに格納する、いわゆ
るキャプチャ機能の制御を行うデータ格納制御回路に関
する。

【０００２】

【従来の技術】マイクロコンピュータやマイクロプロセ
ッサは、様々なデータを格納するデータ格納手段（例え
ば、読出し／書込み可能なメモリ）、このデータ格納手
段に対する動作制御やデータに対する演算処理等を制御
する中央処理装置（以下、ＣＰＵと称する）、命令実行
手段等を内蔵している。

【０００３】ＣＰＵに対する動作の実行は命令実行手段
により行われる。命令実行手段は、実行すべき命令を格
納したプログラムメモリ、このプログラムメモリから所
望の命令を読み出すためのアドレスカウンタ、読み出さ
れた命令をデコードする命令デコーダ等から構成されて
いる。命令の読み出しやデコードは、所定のクロック周
期を有するクロック信号に基づいて実行される。

【０００４】このようにマイクロコンピュータやマイク
ロプロセッサはクロック信号に基づいて所定の順序にて
命令を実行し、データ処理を行う。このため、割り込み
処理要求等のために、マイクロコンピュータやマイクロ
プロセッサの動作とは非同期に外部端子から入力信号が
入力されることがあり、この入力信号の到来タイミング
を正確に確認する必要がある。この要求のために、マイ
クロコンピュータやマイクロプロセッサにはキャプチャ
機能を有するものがある。

【０００５】キャプチャ機能とは、外部端子から入力さ
れる入力信号の到来（つまり、入力信号の電圧レベルが
変化するタイミングである、入力信号のエッジの到来）
に応じて、クロック信号をカウントするカウンタの出力
を所定のレジスタに格納するような機能である。レジス
タに格納された内容（カウンタのカウント値）を確認す
ることで、外部端子から入力される入力信号の到来タイ
ミングを正確に知ることができる。

【０００６】

【発明が解決しようとする課題】キャプチャ機能は、外
部端子から入力される入力信号の到来に応じて動作する
ものであるため、この入力信号にノイズが発生してしま
うと、そのノイズによる電圧レベルの変化に応じて、カ
ウンタの内容をレジスタが格納してしまう。このような
場合、外部端子からの入力信号の到来タイミングが正確
に確認できなくなる。

【０００７】一般的には、このような信号のノイズを除
去する方法として、アナログフィルタを設けて、このフ
ィルタを介した外部端子からの入力信号をもとに、キャ
プチャ機能を実行する方法が考慮される。

【０００８】アナログフィルタを用いる場合は、数ｎｓ
ｅｃ程度の小さいノイズであれば除去が容易に行える。
しかしながら、数μｓｅｃ程度以上の大きいノイズに対
しては、アナログフィルタの構成に大きな抵抗を有する
抵抗素子や大きな容量を有するコンデンサが必要とな
る。このため、アナログフィルタとしての回路面積の増
大やコストの増大、抵抗の抵抗値やコンデンサの容量の
増大による信号遅延等により、正確な入力信号の到来が
確認しずらくなる。

【０００９】本発明は、監視対象の入力信号にノイズが
発生していても、正確にキャプチャ機能を実行するよう
に制御するデータ格納制御回路を提供することを目的と
する。

【００１０】また、本発明は、さらに、回路面積やコス
トの増大を極力低減し、正確に入力信号の到来が確認で
きるように制御するデータ格納制御回路を提供すること
を目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力信号の論理レベルの変化に基づいて
カウント回路の出力データを格納回路に格納するデータ
格納制御回路において、入力信号をサンプリング処理
し、複数回サンプリングした入力信号の論理レベルに基
づいてその論理レベルが変化する制御信号を出力するデ
ジタルフィルタと、制御信号の論理レベルの変化を検出
し、カウント回路の出力データの格納回路への格納を制
御する検出回路とを有するものである。

【００１２】また、本発明のデジタルフィルタは、サン
プリングクロック信号の第１の論理レベルから第２の論
理レベルへの変化毎に入力信号の電圧レベルをサンプリ
ングし、サンプリングにて同じ論理レベルの入力信号を
ｍ回（ｍは２以上の正の整数）検出した場合に、カウン
ト回路の出力データを前記格納回路へ格納するものであ
ってもよい。

【００１３】

【発明の実施の形態】本発明のデータ格納制御回路につ
いてを、図面を用いて以下に説明する。図１は本発明の
第１の実施の形態であるデータ格納制御回路１とその周
辺回路の回路ブロック図である。なお、データ格納制御
回路１及びその周辺回路はマイクロコンピュータあるい
はマイクロプロセッサに内蔵されるものとする。

【００１４】図１において、データ格納制御回路１に
は、外部端子１３から入力される外部からの入力信号と
配線４０から伝達される、サンプリングクロックとして
のクロック信号ＣＬＫとが入力される。データ格納制御
回路１の出力信号は配線６０を介して周辺回路の１つで
あるゲート回路１６に転送される。

【００１５】１１は周辺回路の１つであるカウント回路
であるカウンタであり、１２は周辺回路の１つである格
納回路であるレジスタである。カウンタ１１は、例え
ば、クロック信号ＣＬＫのクロック数をカウントし、そ
のカウント数を出力データとして出力するものである。
レジスタ１２は、ゲート回路１６を介してカウンタ１１
の出力データを格納するものである。

【００１６】データ格納制御回路１はクロック信号ＣＬ
Ｋの立ち上がりエッジ毎（クロック信号の電圧レベルが
低電圧レベルから高電圧レベルへ変化するタイミング）
あるいは立ち下がりエッジ毎（クロック信号の電圧レベ
ルが高電圧レベルから低電圧レベルへ変化するタイミン
グ）のどちらかで外部端子１３から入力される入力信号
の論理レベル（電圧レベル）の変化の有無を監視する。

【００１７】データ格納制御回路１は、監視している入
力信号の電圧レベルが変化したと判断すると、配線６０
から転送される出力信号の電圧レベルを、例えば、低電
圧レベル（以下、Ｌレベルと称する）から高電圧レべル
（以下、Ｈレベルと称する）に変化させる。データ格納
制御回路１の出力信号がＨレベルの時間は、カウンタ１
１の出力データがレジスタ１２に格納される程度の時間
でよい。

【００１８】データ格納制御回路１の出力信号の電圧レ
ベルがＬレベルからＨレベルになったことに応じて、ゲ
ート回路１６は、カウンタ１１の出力データをレジスタ
１２へ転送可能な状態となる。この結果、レジスタ１２
はカウンタ１１の出力データに対応するデータを格納す
る。

【００１９】つまり、ゲート回路１６は、例えば、カウ
ンタ１１の出力データのビット数に応じた数だけ準備さ
れた複数のＡＮＤゲートから構成されるものである。こ
れらＡＮＤゲートの一方の入力側には、データ格納制御
回路１の出力信号が入力され、他方にはそれぞれカウン
タ１１の出力データの対応する１ビット分が入力され
る。また、ゲート回路１６は複数のＤ型フリップフロッ
プから構成し、これらフリップフロップの各クロック端
子にデータ格納制御回路１の出力信号を入力し、各デー
タ端子にはそれぞれカウンタ１１の出力データの対応す
る１ビット分が入力されるようにしてもよい。前者の場
合には、回路構成が容易となり、後者の場合には、カウ
ンタ１１の出力データを一時的に格納しておくことがで
きる。

【００２０】なお、データ格納制御回路１は、監視して
いる入力信号の電圧レベルが変化したと判断した場合、
出力信号の電圧レベルをＨレベルからＬレベルに変化さ
せるものでもよい。この場合には、ゲート回路１６は、
データ格納制御回路１の出力信号の電圧レベルがＨレベ
ルからＬレベルになったことに応じて転送可能状態にな
るものとすればよい。

【００２１】また、レジスタ１２は常時格納可能状態と
しておいてもよいが、データ格納制御回路１の電圧レベ
ルがＨレベルの時に格納可能状態となるものであつても
よい。後者の場合の方が、所望のデータをより長い時間
格納しておくことができ、また、レジスタ１２の動作を
停止可能の状態を設ける分、消費電流を低減できること
が期待できる。

【００２２】データ格納制御回路１は、デジタルフィル
タ１４と検出回路１５とから構成されている。デジタル
フィルタ１４は、クロック信号ＣＬＫに応じて立ち上が
りエッジあるいは立ち下がりエッジ（この実施の形態に
おいては立ち下がりエッジの場合を例に説明する）に応
答して、外部端子１３からの入力信号をサンプリング処
理するものである。このサンプリング処理の結果を用い
ることにより入力信号に発生したノイズを無視すること
ができる。詳細は後述する。サンプリング処理の結果、
デジタルフィルタ１４が入力信号が到来（入力信号の電
圧レベルが変化したことを検出）したことを検出する
と、配線５０に転送されるデジタルフィルタ１４の出力
信号である制御信号の電圧レベルを変化する。

【００２３】検出回路１５は配線５０から転送されてく
る制御信号の電圧レベル変化を検出した時、（つまり、
制御信号の電圧レベルの立ち上がりエッジを検出した時
並びに、制御信号の電圧レベルの立ち下がりエッジを検
出した時）に、配線６０にて転送される検出回路１５の
出力信号の電圧レベルを一時的にＨレベルとする。この
配線６０にて転送される信号が、データ格納制御回路１
の出力信号となる。

【００２４】ここで、デジタルフィルタ１４の具体的な
回路構成を図面を用いて説明する。図２はデジタルフィ
ルタ１４の回路図である。

【００２５】図２において、デジタルフィルタ１４は、
シフトレジスタ２１と制御回路であるゲート回路２３と
から構成している。

【００２６】図２において、シフトレジスタ２１は４つ
のＤ型フリップフロップ２１ー１〜２１ー４から構成し
ている。各フリップフロップのクロック端子ＣＫには、
端子２７を介してクロック信号ＣＬＫの反転信号が入力
される。フリップフロップ２１ー１のデータ端子Ｄに
は、端子２５を介して外部端子１３からの入力信号が入
力される。フリップフロップ２１ー２のデータ端子Ｄに
は、フリップフロップ２１ー１の出力端子Ｑが接続され
ている。フリップフロップ２１ー３のデータ端子Ｄに
は、フリップフロップ２１ー２の出力端子Ｑが接続され
ている。フリップフロップ２１ー４のデータ端子Ｄに
は、フリップフロップ２１ー３の出力端子Ｑが接続され
ている。各フリップフロップ２１ー１〜２１ー４の出力
端子Ｑから出力される各信号ａ〜ｄはゲート回路２３に
もそれぞれ入力される。

【００２７】シフトレジスタ２１は、クロック信号ＣＬ
Ｋの立ち下がりエッジ毎に外部端子１３からの入力信号
の電圧レべルに応じたデータを格納し、出力する４ビッ
トのシフトレジスタである。つまり、シフトレジスタ２
１は、入力信号をサンプリングし、サンプリングした最
新の４回分の情報を出力する。

【００２８】図３にゲート回路２３の具体的な回路図を
示す。ゲート回路２３は４つの３入力１出力のＡＮＤゲ
ート２３ー１〜２３ー４と、１つの４入力１出力のＯＲ
ゲート２３ー５から構成している。

【００２９】ＡＮＤゲート２３ー１には、フリップフロ
ップ２１ー１、２１ー２、２１ー３の出力である信号
ａ、ｂ、ｃが入力されている。ＡＮＤゲート２３ー２に
は、フリップフロップ２１ー１、２１ー２、２１ー４の
出力である信号ａ、ｂ、ｄが入力されている。ＡＮＤゲ
ート２３ー３には、フリップフロップ２１ー１、２１ー
３、２１ー４の出力である信号ａ、ｃ、ｄが入力されて
いる。ＡＮＤゲート２３ー４には、フリップフロップ２
１ー２、２１ー３、２１ー４の出力である信号ｂ、ｃ、
ｄが入力されている。ＯＲゲート２３ー５には、各ＡＮ
Ｄゲート２３ー１〜２３ー４の出力信号がそれぞれ入力
される。ＯＲゲート２３ー５の出力信号がデジタルフィ
ルタ１４の出力信号であるところの制御信号となる。

【００３０】このように構成されたゲート回路２３は、
シフトレジスタ２１の４つの出力信号である、最新の４
回分のサンプリング情報のうち３回分が少なくともＨレ
ベルであった場合に、ＡＮＤゲート２３ー１〜２３ー４
のいずれか１つの出力信号の電圧レベルがＬレベルから
Ｈレベルとなる。このため、少なくともＡＮＤゲート２
３ー１〜２３ー４のいずれか１つの出力信号の電圧レベ
ルがＨレベルになったことに応じて、ＯＲゲート２３ー
５の出力信号の電圧レべルがＬレベルからＨレベルにな
る。

【００３１】したがって、デジタルフィルタ１４全体と
しては、クロック信号ＣＬＫの立ち下がりエッジに応じ
て外部端子１３からの入力信号をサンプリングし、その
サンプリングした最新の４回分の情報のうち、少なくと
も３回がＨレベルの信号であった場合に、制御信号の電
圧レベルをＨレベルとするものである。

【００３２】以上のように構成された第１の実施の形態
におけるデータ格納制御回路１及びその周辺回路におけ
るキャプチャ機能の動作についてを以下に説明する。図
４は、第１の実施の形態におけるデータ格納制御回路１
を用いたキャプチャ機能の動作を説明するタイミングチ
ャートである。

【００３３】クロック信号ＣＬＫは、所定の周期でＨレ
ベルとＬレベルの電圧レベルが繰り返されている。デジ
タルフィルタ１４のシフトレジスタ２１はクロック信号
ＣＬＫの立ち下がりエッジ毎に外部端子１３からの入力
信号をサンプリングする。図４に示す以前の状態とし
て、外部端子１３からの入力信号の電圧レベルはＬレベ
ルとなっており、クロック信号ＣＬＫは４回の立ち下が
りが発生しているものとする。このため、シフトレジス
タ２１の各フリップフロップ２１ー１〜２１ー４の出力
信号ａ〜ｄは全て電圧レベルがＬレベルとなっている。
この結果、ゲート回路２３の出力信号の電圧レベルもＬ
レベルのままであるため、検出回路１５の出力信号の電
圧レベルもＬレベルのままである。検出回路１５の出力
信号の電圧レベルに基づき、ゲート回路１６はカウンタ
１１の出力データをレジスタ１２に転送することを禁止
した状態となっている。

【００３４】時刻ｔ１の直前に、入力信号が到来し、外
部端子１３からの入力信号の電圧レベルがＬレベルから
Ｈレベルに変化したとする。時刻ｔ１にて、デジタルフ
ィルタ１４は外部端子１３からの入力信号をサンプリン
グする。このため、シフトレジスタ２１のフリップフロ
ップ２１ー１の出力信号ａの電圧レベルはＨレベルとな
る。この時点では、他のフリップフロップ２１ー２〜２
１ー４の出力信号ｂ〜ｄの電圧レベルはＬレベルのまま
である。

【００３５】このため、ゲート回路２３のＡＮＤゲート
２３ー１〜２３ー４の出力信号はいずれも電圧レベルは
Ｌレベルのままである。この結果、検出回路１５の出力
信号の電圧レベルはＬレベルのままである。

【００３６】時刻ｔ１と時刻ｔ２の間にてノイズが発生
し、外部端子１３からの入力信号の電圧レベルがＨレベ
ルからＬレベルに変化したとする。時刻ｔ２にて、デジ
タルフィルタ１４は外部端子１３からの入力信号をサン
プリングする。このため、ノイズの影響により、シフト
レジスタ２１のフリップフロップ２１ー１の出力信号ａ
の電圧レベルはＬレベルとなり、フリップフロップ２１
ー２の出力信号ｂの電圧レベルはＨレベルとなる。この
時点においても、他のフリップフロップ２１ー３〜２１
ー４の出力信号ｃ〜ｄの電圧レベルはＬレベルのままで
あるため、検出回路１５の出力信号の電圧レベルはＬレ
ベルのままである。

【００３７】時刻ｔ２と時刻ｔ３の間にてノイズが消
え、外部端子１３からの入力信号の電圧レベルがＬレベ
ルからＨレベルに変化したとする。時刻ｔ３にて、デジ
タルフィルタ１４は外部端子１３からの入力信号をサン
プリングする。このため、シフトレジスタ２１のフリッ
プフロップ２１ー１、２１ー３の出力信号ａ、ｃの電圧
レベルはＨレベルとなり、フリップフロップ２１ー２の
出力信号ｂの電圧レベルはＬレベルとなる。この時点に
おいて、フリップフロップ２１ー４の出力信号ｄの電圧
レベルはＬレベルのままである。このため、ゲート回路
２３の出力信号の電圧レベルはＬレベルのままであるた
め、検出回路１５の出力信号の電圧レベルはＬレベルの
ままである。

【００３８】この後、時刻ｔ４において、デジタルフィ
ルタ１４は外部端子１３からの入力信号をサンプリング
する。このため、シフトレジスタ２１のフリップフロッ
プ２１ー１、２１ー２、２１ー４の出力信号ａ、ｂ、ｄ
の電圧レベルはＨレベルとなり、フリップフロップ２１
ー３の出力信号ｃの電圧レベルはＬレベルとなる。この
ため、ゲート回路２３のＡＮＤゲート２３ー２の出力信
号の電圧レベルはＬレベルからＨレベルへと変化する。
これに伴って、デジタルフィルタ１４の出力信号であ
る、ＯＲゲート２３ー５の出力信号の電圧レベルもＬレ
ベルからＨレベルへと変化する。

【００３９】検出回路１５はこのデジタルフィルタ１４
の出力信号の電圧レベルの変化を検出し、検出回路１５
の出力信号を電圧レベルがＬレベルからＨレベルへ変化
する。検出回路１５の出力信号は、カウンタ１１の出力
データがレジスタ１２に格納可能な時間だけＨレベルが
保たれ、その後、Ｌレベルになる。検出回路１５の出力
信号の電圧レベルの変化に応じて、ゲート回路１６はカ
ウンタ１１の出力データをレジスタ１２へ転送可能な状
態となる。この結果、時刻ｔ４の時点でのカウンタ１１
の出力データＸがレジスタ１２に格納される。

【００４０】この後、時刻ｔ５においては、ＡＮＤゲー
ト２３ー１の出力信号の電圧レベルがＨレベルとなり、
時刻ｔ６においては、ＡＮＤゲート２３ー１〜２３ー４
の全ての出力信号の電圧レベルがＨレベルとなるので、
デジタルフィルタ１４の出力信号の電圧レベルはＨレベ
ルのまま保たれる。

【００４１】なお、デジタルフィルタ１４に対して、更
に、図５に示すように、シフトレジスタ２１ー１〜２１
ー４の出力信号ａ〜ｄのうち少なくとも３つの電圧レベ
ルがＬレベルの時に、出力信号の電圧レベルがＨレベル
からＬレベルに変化する他のゲート回路３３を設けても
よい。このようなゲート回路３３の具体的な構成として
は、図３のＡＮＤゲート２３ー１〜２３ー４の各入力を
フリップフロップ２１ー１〜２１ー４の出力信号ａ〜ｄ
の反転信号が入力されるようにし、ＯＲゲート２３ー５
をＮＯＲゲートとしたもので実現できる。上述したよう
に、デジタルフィルタ１４の出力信号の電圧レベルがＬ
レベルからＨレベルに変化したことに伴って、切り換え
回路４３によって、デジタルフィルタ１４の出力信号を
ゲート回路２３の出力信号からゲート回路３３の出力信
号に切り換えるようにすればよい。

【００４２】つまり、切り換え回路４３は、デジタルフ
ィルタ１４の出力信号がＬレベルの時には配線５０とゲ
ート回路２３とを電気的に接続し、デジタルフィルタ１
４の出力信号がＨレベルの時には配線５０とゲート回路
３３とを電気的に接続するものである。この切り換えタ
イミングは、初期状態である、デジタルフィルタ１４の
出力信号の電圧レベルがＬレベルにおいては、配線４３
とゲート回路２３を電気的に接続しておく。デジタルフ
ィルタ１４の出力信号の電圧レベルがＬレベルからＨレ
ベルに変化すると、そのデジタルフィルタ１４の出力信
号の立ち上がりエッジにて、配線４３とゲート回路３３
を電気的に接続するように切り換え、デジタルフィルタ
１４の出力信号の電圧レベルがＨレベルからＬレベルに
変化すると、そのデジタルフィルタ１４の出力信号の立
ち下がりエッジにて、配線４３とゲート回路２３を電気
的に接続するように切り換えればよい。

【００４３】図５のように構成することで、さらに、図
４に示す時刻ｔ６と時刻ｔ７との間で、外部端子１３か
らの入力信号の電圧レべルがＨレベルからＬレベルに変
化し、時刻ｔ７と時刻ｔ８との間で、ノイズが発生した
としても、上述したゲート回路２３と同様に、ゲート回
路３３が、入力信号の電圧レべルがＬレベルであること
を少なくとも３回サンプリングするまで、つまり、時刻
ｔ１０まではデジタルフィルタ１４としての出力信号の
電圧レベルを変化させないことができる。時刻ｔ１０に
おいて、デジタルフィルタ１４の出力信号の電圧レベル
はＨレベルからＬレベルに変化する。このため、検出回
路１５の出力信号の電圧レベルは所定時間だけＨレベル
となる。この結果、ゲート回路１６を介して、時刻１０
におけるカウンタ１１の出力データＹがレジスタ１２に
格納される。

【００４４】以上、詳細に説明したように、第１の実施
の形態におけるデータ格納制御回路１を用いることによ
り、外部端子１３からの入力信号にノイズが発生したと
しても、そのノイズに影響されることなく、所望のカウ
ンタの出力データをレジスタに確実に格納することがで
きる。よって、外部端子からの入力信号の到来タイミン
グを確実に確認することができる。

【００４５】なお、本実施の形態におけるデータ格納制
御回路においては、監視対象である入力信号の電圧レベ
ルの変化後、同じ電圧レベルであることが少なくとも３
回サンプリングされてから、所望のカウンタの出力デー
タをレジスタに格納するものである。このため、所望の
カウンタの出力データをレジスタに格納するタイミング
は、監視対象である入力信号の電圧レベルの変化からク
ロック信号の３〜４周期分程度送れることになるが、こ
の遅れ分は予め予測できるものであるため、容易に補正
可能である。この補正分を考慮すれば、最大でクロック
信号１周期分程度の誤差で、入力信号の到来タイミング
が容易に確認できる。

【００４６】また、第１の実施の形態におけるデータ格
納制御回路１は、特別複雑な回路構成を有するものでは
なく、また、特別大きな抵抗素子やコンデンサを用いな
くても実現することができる。よって、このデータ格納
制御回路１を用いたとしても、データ格納制御回路１と
して占める面積は、マイクロコンピュータやマイクロプ
ロセッサとしてはわずかなものである。第１の実施の形
態におけるデータ格納制御回路１は、構成回路の素子数
も極力少なくしているので、コスト的にも増大すること
なく実現することが期待できる。

【００４７】なお、上記実施の形態において、シフトレ
ジスタ２１は４つのフリップフロップから構成される４
ビットのシフトレジスタとしたが、これに限定されるも
のではなく、ｎ個（ただし、ｎは３以上の正の整数）の
フリップフロップから構成されるｎビットのシフトレジ
スタとしてもよい。

【００４８】これに伴い、ゲート回路２３、３３もシフ
トレジスタ２１の４ビットの出力信号のうちの少なくと
も３ビット分の電圧レべルが同じ場合に出力信号の電圧
レベルを変化させるものに限定されない。例えば、ｎビ
ットのシフトレジスタのｎ個の出力信号のうちの少なく
ともｍ個（ただし、ｍはｍ＜ｎの２以上の正の整数）の
電圧レベルが同じ場合に出力信号の電圧レベルを変化す
るゲート回路としてもよい。

【００４９】ただし、ｎやｍがあまり大きな数字である
と、その分、データ格納制御回路としての出力信号の変
化が遅れることになるので、発生するノイズの大きさを
考慮すれば、本実施の形態の程度の設定にすることが適
当である。

【００５０】次に、第２の実施の形態におけるデータ格
納制御回路についてを、図面を用いて以下に説明する。
図６は本発明の第２の実施の形態であるデータ格納制御
回路１００とその周辺回路の回路ブロック図である。な
お、図６において、図１と同様な構成要素については同
様な符号を付けている。

【００５１】図６においては、データ格納制御回路１０
０として、選択回路１１１が設けられている。この選択
回路１１１は外部端子１３からの入力信号とデジタルフ
ィルタ１４から出力される、配線５０に伝達される制御
信号とを、配線１１３から伝達される選択信号ＳＬに応
じて選択的に検出回路１５に転送するものである。デー
タ格納制御回路１００のその他の構成要素及びその周辺
回路は、図１と同様である。

【００５２】データ格納制御回路１００は、選択回路１
１１を設けることにより、外部端子１３から入力される
入力信号の到来を、デジタルフィルタ１４を介して検出
回路１５にて検出する他に、デジタルフィルタ１４を介
すことなく、検出回路１５にて入力信号自体を対象にし
て検出することができる。

【００５３】なお、選択回路１１１の選択制御に用いら
れる選択信号ＳＬは、デジタルフィルタ１４の使用の要
否を示す選択フラグのようなものを設けておけばよい。
例えば、選択フラグが２進数で”０”の状態（リセット
状態）の時に、選択信号ＳＬの電圧レベルはＬレベルと
なり、選択フラグが２進数で”１”の状態（セット状
態）の時に、選択信号ＳＬの電圧レベルはＨレベルとな
る。この場合、選択信号ＳＬの電圧レベルがＬレベルの
時に、選択回路１１１は外部端子１３から入力される入
力信号を選択し、選択信号ＳＬの電圧レベルがＨレベル
の時に、選択回路１１１はデジタルフィルタ１４から出
力される、配線５０に伝達される制御信号を選択する。

【００５４】例えば、データ格納制御回路１００を搭載
したマイクロコンピュータあるいはマイクロプロセッサ
を、外部端子１３からの入力信号がノイズの影響を受け
にくいあるいは、小さなノイズ程度の環境化で使用され
る場合や、デジタルフィルタ１４を介すことによる、外
部端子１３からの入力信号の電圧レベルの変化からカウ
ンタ１１の出力データをレジスタ１２に格納するまでの
遅れの影響を受けないような高速応答性が求められる場
合がある。このような場合に、第２の実施の形態である
データ格納制御回路１００を用いることで、選択回路１
１１にて外部端子１３からの入力信号を直接検出回路１
５に転送することができる。このため、デジタルフィル
タ１４を選択的に用いることができるため、高速応答性
を求められる場合に容易に適用可能とすることができ
る。

【００５５】また、データ格納制御回路１００を搭載し
たマイクロコンピュータあるいはマイクロプロセッサの
応用製品として、入力信号条件やシステムの要求仕様
（応答速度等）に応じて、最適な動作のキャプチャ機能
を選択できる。

【００５６】次に、第３の実施の形態におけるデータ格
納制御回路についてを、図面を用いて以下に説明する。
図７は本発明の第３の実施の形態であるデータ格納制御
回路２００とその周辺回路の回路ブロック図である。な
お、図７において、図６と同様な構成要素については同
様な符号を付けている。

【００５７】図７において、データ格納制御回路２００
は、クロック供給制御回路としてのＡＮＤゲート２１１
が設けられている。ＡＮＤゲート２１１の一方の入力側
には配線４０が接続され、クロック信号ＣＬＫが入力さ
れる。ＡＮＤゲート２１１の他方の入力側には配線１１
３が接続され、選択信号ＳＬが入力される。ＡＮＤゲー
ト２１１の出力信号がデジタルフィルタ１４のサンプリ
ングのためのクロック信号として供給される。データ格
納制御回路２００のその他の構成要素及びその周辺回路
は、図６と同様である。

【００５８】上述したように、選択信号ＳＬの電圧レベ
ルがＬレベルの時に、選択回路１１１は外部端子１３か
ら入力される入力信号を選択し、選択信号ＳＬの電圧レ
ベルがＨレベルの時に、選択回路１１１はデジタルフィ
ルタ１４から出力される、配線５０に伝達される制御信
号を選択する。選択信号ＳＬの電圧レベルがＬレベルの
時に、ＡＮＤゲート２１１の出力信号の電圧レベルはＬ
レベルに固定される。このため、デジタルフィルタ１４
の動作が停止状態となる。選択信号ＳＬの電圧レベルが
Ｈレベルの時に、ＡＮＤゲート２１１の出力信号の電圧
レベルは、クロック信号ＣＬＫに応じたものとなる。こ
のため、デジタルフィルタ１４が動作状態となる。

【００５９】つまり、選択回路１１１が外部端子１３か
ら入力される入力信号を選択している時は、デジタルフ
ィルタ１４の動作を停止することができ、選択回路１１
１がデジタルフィルタ１４から出力される、配線５０に
伝達される制御信号を選択している時は、デジタルフィ
ルタ１４を動作状態とすることができる。

【００６０】第３の実施の形態であるデータ格納制御回
路２００を用いることで、デジタルフィルタ１４が未使
用の時に、デジタルフィルタ１４に対してクロック信号
ＣＬＫの伝達を停止することで、デジタルフィルタ１４
の動作を停止状態とすることができる。この結果、デジ
タルフィルタ１４を無用に動作することがないので、そ
の分の消費電流を低減することができる。

【００６１】また、デジタルフィルタ１４の動作の停止
を制御（クロック信号ＣＬＫの供給を制御）する信号に
は、デジタルフィルタ１４の使用の要否を制御する選択
信号ＳＬを用いている。選択信号ＳＬとは別に、デジタ
ルフィルタ１４の動作の停止を制御するための特別な信
号を設けて、選択信号ＳＬによる選択処理とのタイミン
グを容易に制御可能とすることもできる。しかしなが
ら、選択信号ＳＬにてデジタルフィルタ１４の動作の停
止をも制御することで、新たに特別な信号を供給するた
めの構成が不要であり、また、デジタルフィルタ１４の
使用の要否の制御と連動させて動作することができるの
で望ましい。

【００６２】以上、本発明のデータ格納制御回路の各実
施の形態についてを説明したが、本発明の構成は上記実
施の形態のものに限定されるものではない。

【００６３】上述したように、デジタルフィルタ１４の
構成要素の１つであるゲート回路２３の出力信号の電圧
レベルは、ｎ個の入力信号のうち少なくともｍ個の入力
信号の電圧レベルがＨレベルになった時に、変化するよ
うにしてもよい。また、ゲート回路３３についても同様
である。

【００６４】また、シフトレジスタ２１はクロック信号
ＣＬＫの立ち下がりエッジでサンプリングするものであ
ったが、クロック信号の立ち上がりエッジでサンプリン
グするようにしてもよい。

【００６５】また、周期が異なるクロック信号を複数用
意して、デジタルフィルタ１４におけるサンプリング用
のクロック信号をプログラマブルに選択可能としてもよ
い。このようにすることで、幅広い応用製品に適用可能
となり、また、使用条件により適した最適なサンプリン
グ周期を選択して、最適なタイミングでのサンプリング
処理をデジタルフィルタ１４にて実現可能となる。

【００６６】また、第３の実施の形態においては、ＡＮ
Ｄゲート２１１を設けているが、ＯＲゲートを用いても
実現できる。この場合、選択信号ＳＬの電圧レべルがＨ
レベルの時に、選択回路１１１が外部端子１３からの入
力信号を選択するようにしておけばよい。入力側に電圧
レべルがＨレベルの選択信号ＳＬが入力されることで、
ＯＲゲートの出力信号の電圧レべルをＨレベルに固定す
ることができ、デジタルフィルタ１４の動作も停止状態
とすることができる。

【００６７】このように、本発明のデータ格納制御回路
は、本発明の要旨を変更しない程度であれば、上記実施
の形態の構成に限定されない。

【００６８】

【発明の効果】以上のように、本発明は、監視対象の入
力信号にノイズが発生していても、正確にキャプチャ機
能を実行するように制御するデータ格納制御回路を提供
することができる。

【００６９】また、本発明は、さらに、回路面積やコス
トの増大を極力低減し、正確に入力信号の到来が確認で
きるように制御するデータ格納制御回路を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるデータ格納
制御回路１とその周辺回路の回路ブロック図である。

【図２】図１におけるデジタルフィルタ１４の回路図で
ある。

【図３】図２におけるゲート回路２３の回路図である。

【図４】図１のデータ格納制御回路１とその周辺回路の
動作を示すタイミングチャートである。

【図５】図１のデータ格納制御回路１の改良例を示す、
データ格納制御回路１とその周辺回路の回路ブロック図
である。

【図６】本発明の第２の実施の形態におけるデータ格納
制御回路１００とその周辺回路の回路ブロック図であ
る。

【図７】本発明の第３の実施の形態におけるデータ格納
制御回路２００とその周辺回路の回路ブロック図であ
る。

【符号の説明】

１、１００、２００データ格納制御回路１１カウンタ１２レジスタ１３外部端子１４デジタルフィルタ１５検出回路１６ゲート回路２１シフトレジスタ２３、３３ゲート回路４３切り換え回路１１１選択回路２１１ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】入力信号の論理レベルの変化に基づいて
カウント回路の出力データを格納回路に格納するデータ
格納制御回路において、前記入力信号をサンプリング処理し、複数回サンプリン
グした入力信号の論理レベルに基づいてその論理レベル
が変化する制御信号を出力するデジタルフィルタと、前記制御信号の論理レベルの変化を検出し、前記カウン
ト回路の出力データの前記格納回路への格納を制御する
検出回路と、を有することを特徴とするデータ格納制御
回路。
【請求項２】前記デジタルフィルタは、サンプリング
クロック信号の第１の論理レベルから第２の論理レベル
への変化毎に前記入力信号の電圧レベルをサンプリング
し、サンプリングにて同じ論理レベルの入力信号をｍ回
（ｍは２以上の正の整数）検出した場合に、前記カウン
ト回路の出力データを前記格納回路へ格納することを特
徴とする請求項１記載のデータ格納制御回路。
【請求項３】前記デジタルフィルタは、サンプリング
クロック信号の第１の論理レベルから第２の論理レベル
への変化毎に前記入力信号の情報を格納し、該情報に応
じた論理レベルの出力信号を出力する、ｎ個（ｎはｎ＞
ｍの正の整数）の出力信号を有するシフトレジスタと、
前記制御信号を出力するものであって、該シフトレジス
タのｎ個の出力信号のうちｍ個が所定の論理レベルの場
合に前記制御信号の論理レベルを変化する制御回路とか
ら構成することを特徴とする請求項２記載のデータ格納
制御回路。
【請求項４】前記データ格納制御回路は、選択信号に
応じて前記検出回路に対して前記入力信号と前記制御信
号とが選択的に前記検出回路へ転送可能とする選択回路
を有し、該選択回路が前記入力信号を選択している場合
に、前記検出回路は、前記入力信号の論理レベルの変化
を検出し、前記カウント回路の出力データの前記格納回
路への格納を制御することを特徴とする請求項１乃至請
求項３のいずれか１つに記載のデータ格納制御回路。
【請求項５】前記選択回路は、前記選択信号が第３の
論理レベルの場合には前記入力信号を選択し、前記選択
信号が第４の論理レベルの場合には前記制御信号を選択
するもので、前記デジタルフィルタは、前記選択信号が
第３の論理レベルの場合に、動作が停止されることを特
徴とする請求項４記載のデータ格納論理回路。
【請求項６】前記サンプリングクロック信号の供給が
停止されることにより、前記デジタルフィルタの動作が
停止するものであることを特徴とする請求項５記載のデ
ータ格納制御回路。