KR19990014270A

KR19990014270A - 출력 지연 회로

Info

Publication number: KR19990014270A
Application number: KR1019980030565A
Authority: KR
Inventors: 아쯔오 후꾸다
Original assignee: 이마이 기요스께; 마쯔시따 덴꼬 가부시끼가이샤
Priority date: 1997-07-29
Filing date: 1998-07-29
Publication date: 1999-02-25
Also published as: DE19834190A1; KR100293133B1; CN1212516A; ITTO980660A1; IT1303111B1; JPH1155084A; CN100334805C; DE19834190C2; ITTO980660A0; US6127870A

Abstract

출력 지연 회로는 제1 신호 상태의 입력 신호의 매 입력시에 리셋되고 제2 신호 상태의 입력 신호가 입력되는 동안에 입력 클럭을 카운트하는 카운터, 상기 클럭 카운터 수단에 의해 카운트된 상기 입력 클럭의 누적 수와 미리 설정된 소정의 클럭 수를 비교하기 위한 비교기 및 상기 비교 수단에 의해 상기 입력 클럭의 상기 누적 수가 상기 소정의 클럭 수 보다 작다고 판단되면, 상기 입력 신호의 상기 제1 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하고, 반면에 상기 비교 수단에 의해 상기 입력 클럭의 상기 누적 수가 상기 소정의 클럭 수 보다 작지 않다고 판단되면, 상기 입력 신호의 상기 제2 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하기 위한 논리 회로를 포함한다.

Description

출력 지연 회로

본 발명은 인가된 입력 신호를 소정의 시간 주기로 지연시키고 이렇게 지연된 입력 신호를 출력 신호로 출력하는 출력 지연 회로에 관한 것이다.

통상적으로는, 이러한 출력 지연 회로의 예로서 도 4 및 도 5에 도시된 출력 지연 회로가 제안되었다. 이 출력 지연 회로는 저항(R)과 커패시터(C)를 포함하며, 저장 소자(Me)를 액세스하기 위해 마이크로프로세서(Mi)로부터 출력된 도 5의 제어 신호(I)를 수신하게 되면, 시간 지연이 있도록 제어 신호를 지연시키고 도 5의 II를 출력하는 필터이다.

상술한 바와 같이, 종래의 출력 지연 회로는 입력된 제어 신호를 소정의 지연 시간 주기를 갖도록 지연시키고 이렇게 지연된 제어 신호를 출력한다. 그래서, 도 5의 제어 신호(I)가 출력 지연 회로에 입력하는 것과 동시에 도 5에 도시된 어드레스 신호와 같은 다른 제어 신호가 저장 소자에 입력되면, 소정의 지연 시간 주기동안에 다른 제어 신호에 의해(이 경우에, 어드레스 신호에 의해 저장 소자로 어드레싱하는)소정의 제어가 수행된다.

따라서, 소정의 지연 시간 주기가 경과하면, 도 5의 제어 신호(II)가 저장 소자에 인가되어 소정의 제어를 수행한다.

그러나, 종래의 출력 지연 회로는, 지연 시간 주기가 저항과 커패시터의 물리적인 값에 의해 판단되기 때문에 원하는 지연 시간 주기를 얻지 못할 수도 있다는 문제점을 가지고 있다.

본 발명은 전술한 문제점을 고려하였으며, 본 발명의 목적은 입력 신호를 지연시키고, 입력 신호를 수신한 후에 소정의 지연 시간 주기가 경과한 뒤에 입력 신호를 출력하는 출력 지연 회로를 제공하는 것이다.

본 발명에 따른 출력 지연 회로는, 제1 신호 상태의 입력 신호의 매 입력시에 리셋되고 제2 신호 상태의 입력 신호가 입력되는 동안에 입력 클럭을 카운트하는 클럭 카운팅 수단, 클럭 카운팅 수단에 의해 카운팅되는 입력 클럭의 누적 수와 미리 설정된 소정의 클럭 수를 비교하기 위한 비교 수단 및 비교 수단에 의해 입력 클럭의 누적 수가 소정의 클럭 수 보다 작다고 판단되면, 입력 신호의 제1 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하고, 반면에 비교 수단에 의해 입력 클럭의 누적 수가 소정의 클럭 수 보다 작지 않다고 판단되면, 입력 신호의 제2 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하기 위한 출력 수단을 포함한다.

입력 신호는 출력 신호가 입력되는 저장 소자에 대한 액세스 동작을 제어하기 위해 마이크로프로세서로부터 출력된 제어 신호여도 무방하다.

더구나, 상술한 제어 신호는 저장 소자에 대한 쓰기 동작을 제어하기 위한 쓰기 신호와 저장 소자로부터의 읽기 동작을 제어하기 위한 읽기 신호중 하나일 수도 있다.

도 1은 본 발명의 실시예에 따른 출력 지연 회로의 배치도.

도 2는 실시예에 따른 출력 지연 회로의 동작을 도시하는 타이밍도.

도 3은 실시예에 따른 출력 지연 회로가 마이크로프로세서와 저장 소자간에 접속되어 있는 전체 배치도.

도 4는 종래 출력 지연 회로의 일 예의 배치도.

도 5는 도 4에 도시된 회로의 동작을 설명하기 위한 신호의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 카운터

2 : 비교기

3 : 래치

4 : 제1 논리 회로

5 : 제2 논리 회로

6 : 제3 논리 회로

7 : 제1 인버터

8 : 제2 인버터

본 발명의 실시예를 도 1 내지 도 3을 참조하여 설명한다. 출력 지연 회로(10)는, 저장 소자(Me)의 쓰기 동작을 제어하기 위해 마이크로프로세서(Mi)로부터 출력된 쓰기 신호가 출력 지연 회로에 입력되는 경우에, 입력 신호의 수신 이후에 소정의 지연 시간 주기를 경과한 후에 입력된 신호를 출력 신호로 출력할 수 있는 회로이다. 이것을 위해, 출력 지연 회로는 카운터(카운팅 수단)(1), 비교기(비교 수단)(2), 래치(3), 제1 논리 회로(4), 제2 논리 회로(5), 제3 논리 회로(출력 부분)(6), 제1 인버터(7) 및 제2 인버터(8)에 의해 형성된다.

카운터(클럭 카운팅 수단)(1)는 클럭의 매 상승시에 클럭의 CK 단자에 입력되는 클럭을 카운트하고 카운트 값 또는 클럭의 누적 카운트 값을 클럭의 Q 단자로 출력한다. 카운터의 R 단자로 입력된 R 신호가 로우(L) 레벨일 때, 카운터는 누적 카운트 값을 리셋하고 카운터의 Q 단자에 0을 출력한다.

비교기(비교 수단)(2)는 카운터(1)의 Q 단자로부터 출력되어 A 단자로 입력되는 A 사이드 신호(A side signal)와 래치(3)의 Q 단자로부터 출력되어 비교기의 B 단자로 입력되는 B 사이드 신호를 비교한다. A 사이드 신호가 B 사이드 신호와 일치하는 경우에, 비교기는 비교기의 일치 출력 단자(CO)에 일치를 나타내는 L(로우) 레벨 신호를 출력한다.

래치(3)는 래치의 CK 단자에서 설정값 쓰기 신호를 수신하고 여기에 접속된 데이터 버스를 통해 래치의 D 단자에 입력된 데이터를 더 수신함으로써, 데이터는 래치에 쓰여지고 그런 다음 래치의 Q 단자로부터 출력된다.

제1 논리 회로(4)는 회로(4)의 입력 단자에서 클럭을 수신하고 기타 단자에서 출력 지연 회로(10)에 대한 입력 신호를 더 수신함으로써, 제1 논리 회로는 회로(4)의 하나 및 기타 단자에 인가된 입력값중 적어도 하나가 H 레벨인 경우에 회로(4)의 출력 단자로부터 H(하이) 레벨 신호를 출력한다.

제2 논리 회로(5)는 제1 논리 회로(4)의 출력 단자로부터 출력값을 회로(5)의 하나의 입력 단자에서 수신하고 제2 인버터(8)로부터의 출력값을 회로(5)의 기타 단자에서 더 수신함으로써, 제2 논리 회로는 회로(5)의 하나 및 기타 단자에 인가된 입력값중 적어도 하나가 H 레벨인 경우에 회로(5)의 출력단자에서 H 레벨 신호를 출력한다.

제3 논리 회로(출력 부분)(6)은 회로의 입력 단자에서 비교기(2)의 일치 출력 단자(CO)로부터 출력값을 수신하고 출력 지연 회로(10)에 대한 입력 신호를 회로의 기타 입력 단자에서 더 수신함으로써, 제3 논리 회로는 회로의 하나 및 기타 입력 단자중 적어도 하나가 H 레벨인 경우에 출력 단자로부터 H 레벨 신호를 출력한다.

제1 인버터(7)는 인버터(7)의 입력 단자에서 출력 지연 회로(10)에 대한 입력 신호를 수신하고, 그런 다음 입력 신호의 신호 상태를 반전시키고 반전된 입력 신호를 인버터(7)의 출력 단자로부터 카운터(1)의 R 단자로 출력한다.

제2 인버터(8)는 인버터(8)의 입력 단자에서 비교기(2)의 일치 출력 단자(CO)로부터 출력값을 수신하고, 그런 다음 출력값의 신호 상태를 반전시키고 반전된 출력값을 인버터(8)의 출력 단자로부터 제2 논리 회로(5)의 기타 입력 단자로 출력한다.

출력 지연 회로의 동작을 설명한다.

데이터 버스의 데이터가, 즉 소정의 클럭이 데이터 버스의 데이터가 0인 경우에 대해 설명한다. 데이터 버스의 데이터가 0인 경우에 값 0은 래치(3)의 Q 단자로부터 비교기(2)의 B 단자로 입력된다. 출력 지연 회로(10)에 입력된 입력 신호가 불가능 상태(non-enable state)를 나타내는 제1 신호 상태인 H 레벨인 경우에, H 레벨의 입력 신호는 제1 인버터(7)에 의해 반전되고 그런 다음 카운터(1)의 R 단자에 L 레벨로 인가된다. 따라서, 카운터는 누적된 그 카운트 값을 리셋하고 카운터의 Q 단자로부터 비교기(2)의 A 단자로 값 0을 출력한다.

이 경우에, 비교기(2)에 인가된 각각의 A 사이드 신호 및 B 사이드 신호는 0이기 때문에, 비교기는 비교기의 일치 출력 단자(CO)에서 일치를 나타내는 L 레벨 신호를 출력한다. 따라서, 일치 출력 단자(CO)로부터의 L 레벨은 제2 인버터(8)에 의해 반전되고 제2 논리 회로(5)의 기타 입력 단자에 H 레벨로 입력된다. 그 결과, 제2 논리 회로(5)의 출력 단자로부터의 출력값, 즉 카운터(1)의 CK 단자로의 입력값은 제2 논리 회로(5)의 하나의 입력 단자에 대한 입력 레벨(L 및 H)에 관계없이 H 레벨이 되어, 카운터(1)의 카운팅 동작은 중단된다. 이때에, 출력 지연 회로(10)의 출력 신호는 H 레벨이다.

이와 같이 카운팅 동작이 중단된 조건에서, 출력 지연 회로(10)로 입력된 입력 신호가 가능 상태(enable state)를 나타내는 제2 신호 상태인 L 레벨로 변경되는 경우에도, 비교기(2)의 일치 출력 단자(CO)로부터의 출력값은 L 레벨에서 변하지 않는다. 즉, 카운터(1)는 누적 카운트 값으로 리셋되어 카운팅 동작이 수행되지 않는다. 그래서, H 레벨 신호가 카운터(1)의 R 단자에 입력되는 경우에도, L 레벨 값은 제3 논리 회로(6)의 하나의 입력 단자에 계속해서 입력된다. 또한, 제2 신호 상태를 나타내는 L 레벨 값은 제3 논리 회로(6)의 기타 입력 단자에도 인가되고, 제3 논리 회로(6)는 회로(6)의 양 입력 단자에서 L 레벨 값을 수신한다. 그래서, 제3 논리 회로(6)는 그 출력 단자로부터 입력 신호와 동일한 상태를 나타내는 L 레벨 출력 신호를 출력한다. 달리 말하자면, 입력 신호는 지연 없는 출력 신호로서 출력 단자로부터 출력된다.

다음은 데이터 버스의 데이터, 즉 클럭의 소정의 수가 자연수인 경우에 대해 설명한다. 데이터 버스의 데이터가 자연수인 경우에, 자연수는 래치(3)의 Q 단자로부터 비교기의 B 단자로 입력된다. 출력 지연 회로(10)로 입력된 입력 신호가 제1 신호 상태인 H 레벨인 경우에, H 레벨의 입력 신호는 제1 인버터(7)에 의해 반전된 후에 카운터(1)의 R 단자에 L 레벨로 인가된다. 따라서, 카운터는 누적된 그 카운트 값을 리셋하고 카운터의 Q 단자로부터 0 값을 비교기(2)의 A 단자로 출력한다.

이 경우에, 비교기(2)에 인가된 A 사이드 신호와 B 사이드 신호가 일치하지 않기 때문에, 비교기는 비교기의 일치 출력 단자(CO)에서 불일치(non-coincidence)를 나타내는 H 레벨 신호를 출력한다. 이 경우에, 제1 논리 회로(4)가 기타 입력 단자에서 H 레벨의 입력 신호를 수신하게 되면, 제1 논리 회로는 하나의 입력 단자로 입력된 클럭의 레벨(H 및 L)에 관계없이 항상 H 레벨의 값을 출력한다. 달리 말하자면, 제1 논리 회로는 입력 클럭의 출력을 중단하며 이 입력 클럭은 제2 논리 회로(5)를 통해 카운터(1)의 CK 단자에 더 이상 인가되지 않는다. 이 경우에, 제2 논리 회로(5)가 기타 입력 단자에서 H 레벨의 입력 신호를 수신하기 때문에, 제2 논리 회로는 하나의 입력 단자로 입력된 클럭의 레벨(H 및 L)에 관계없이 입력 신호와 동일한 신호 상태인 H 레벨의 출력 신호를 그 출력 단자로부터 출력한다. 즉, 입력 신호는 지연 없는 상태로 출력 단자로부터 출력된다.

출력 지연 회로(10)에 입력된 입력 신호가 제2 신호 상태인 L 레벨로 변경되는 경우에, 제1 논리 회로(4)의 기타 입력 단자로 입력된 입력 신호도 L 레벨로 변경된다. 따라서, 제1 논리 회로의 하나의 입력 단자에 입력된 클럭은 그 상태로 출력 단자로부터 출력되어 제2 논리 회로(5)의 하나의 입력 단자에 인가된다. 더구나, 입력 신호가 L 레벨인 경우에, H 레벨의 값이 비교기(2)의 일치 출력 단자(CO)로부터 출력되어 제2 인버터(8)에 인가되며, 반전된 L 레벨을 출력한다. 따라서, 제2 논리 회로(5)가 제2 인버터(8)로부터 반전된 입력 레벨 L을 그 입력 단자에서 수신하기 때문에, 제2 논리 회로는 그 출력 단자로부터의 상태 그대로 하나의 입력 단자에 입력된 클럭을 출력하여 카운터(1)는 입력된 클럭의 카운팅 동작을 개시한다. 따라서, 카운터는 그 Q 단자로부터 누적 카운트 수를 비교기(2)의 A 단자로 출력한다.

제3 논리 회로(6)는 그 기타 입력 단자로 입력된 입력 신호의 레벨(H 및 L)에 관계없이 제1 신호 상태를 나타내는 H 레벨을 출력 신호로서 출력하고 비교기(2)는 그 일치 출력 단자(CO)로부터 H 레벨의 값을 제3 논리 회로의 하나의 입력 단자로 출력한다. 달리 말하자면, 입력 신호가 제1 신호 상태에서 제2 신호 상태로 변경되는 경우에도, 출력 신호는 제1 신호 상태를 유지한다.

카운터(1)는 이러한 방식으로 클럭의 카운팅 동작을 계속하고, 비교기(2)의 A 단자에 입력된 누적 카운트 수가 비교기(2)의 B 단자에 입력된 소정의 카운트 수와 일치하는 경우에, A 사이드 신호가 B 사이드 신호와 일치하기 때문에 그 일치 출력 단자(CO)로부터 일치를 나타내는 L 레벨의 값을 출력한다. 따라서, 제2 논리 회로(5)는 제2 인버터(8)로부터 반전된 H 레벨을 회로(5)의 기타 입력 단자에서 수신한다. 이와 동시에, 제2 논리 회로(5)의 출력 단자로부터의 출력값은, 즉 카운터(1)의 CK 단자로의 입력값은 제2 논리 회로(5)의 하나의 입력 단자에 인가된 입력 레벨(H 및 L)에 관계없이 H 레벨이 됨으로써 카운터(1)는 그 카운팅 동작을 중단한다.

이러한 방식으로 카운터(1)의 카운팅 동작이 중단하게 되면, 출력 지연 회로(10)에 입력된 입력 신호가 제2 신호 상태를 나타내는 L 레벨로 변경되는 경우에도, 비교기의 일치 출력 단자(C0)로부터의 출력값은 L 레벨로 변경되지 않는다. 따라서, L 레벨 값은 제3 논리 회로(6)의 하나의 입력 단자로 계속해서 입력된다. 제2 신호 상태를 나타내는 L 레벨의 값도 제3 논리 회로(6)의 기타 입력 단자에 인가되기 때문에, 제3 논리 회로(6)는 양 입력 단자에서 L 레벨의 값을 수신한다. 그래서, 제3 논리 회로(6)는 그 출력 단자로부터 입력 신호와 동일한 상태를 나타내는 L 레벨의 출력 신호를 출력한다. 달리 말하자면, 입력 신호는 출력 단자로부터 지연 없는 출력 신호로 출력된다.

그런 후에, 출력 지연 회로(10)에 입력된 입력 신호가 제1 신호 상태를 나타내는 H 레벨로 변경되는 경우에, 제3 논리 회로(6)는 그 하나의 입력 단자에서 H 레벨의 값을 수신한다. 따라서, 제3 논리 회로(6)는 입력 단자로부터 입력 레벨(H 및 L)에 관계없이 그 출력 단자로부터 H 레벨의 값을 출력 신호로서 출력한다. 즉, 입력 신호는 출력 단자로부터 지연 없는 출력 신호로 출력된다.

이 경우에, 카운터(1)의 R 단자에는 제1 인버터(7)로부터 반전된 L 레벨이 제공되어, 카운터는 이제까지 누적 카운트 값을 리셋하고 전술한 동작을 반복한다.

이러한 출력 지연 회로(10)에 있어서, 입력 신호가 제2 신호 상태인 동안에 카운터(1)는 제1 신호 상태의 입력 신호에 응답하여 리셋하고 입력된 클럭을 카운트한다. 비교기(2)는 카운터로부터의 누적 카운트 값과 미리 설정된 소정의 카운트 값을 비교한다. 제3 논리 회로(6)는 누적 카운트 값이 소정의 카운트 값보다 작은 경우에 제1 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하고, 누적 카운트 값이 소정의 카운트 값과 일치하는 경우에 제2 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력한다. 따라서, 제2 신호 상태의 입력 신호가 출력 지연 회로에 입력된 후에 제2 신호 상태와 동일한 신호 상태를 갖는 출력 신호가 출력될 때까지, 소정수의 클럭이 출력 지연 회로에 입력된다. 달리 말하자면, 입력 신호는 소정의 클럭수에 대응하는 지연 시간이 경과하면 출력 신호로 출력된다. 그래서, 상기 소정의 클럭수를 적절히 설정함으로써 입력 신호의 수신 이후에 원하는 지연 시간이 경과하게 되면 입력 신호는 출력 신호로서 출력될 수 있다.

쓰기 신호로서 기능하는 제어 신호는, 예를 들어 제어 신호와 동시에 출력되고 출력 지연 회로를 통과하지 않고 저장 소자(Me)에 직접 입력되는 액세스 목표를 지정하기 위한 CS 신호와 같은 다른 제어 신호가 입력 신호의 지연 시간동안에 액세스 목표를 지정하는 상태에서, 저장 소자(Me)로 입력된다. 그래서, 저장 소자에 쓰기하는 경우에 다른 액세스 목표에서 데이터가 쓰여지는 것이 방지된다.

실시예에서, 입력 신호가 출력 신호의 액세싱을 제어하기 위해 마이크로프로세서(Mi)로부터 출력되어 저장 소자(Mi)로 입력된 제어 신호라 하더라도, 본 발명은 이것으로 한정되지 않으며, 이러한 제어신호와 다른 입력 신호를 이용할 수도 있다.

더구나, 본 실시예에서 제어 신호로 기능하는 입력 신호가 쓰기 신호이지만, 본 발명은 이것으로 한정되지 않으며 입력 신호는 저장 소자(Me)로부터 읽기 동작을 제어하기 위한 읽기 신호일 수도 있다. 이 경우에, 저장 소자로부터 읽기하는 경우에 다른 액세스 목표로부터 읽혀지는 것이 방지된다.

본 발명은, 입력 신호가 쓰기 신호도 아니고 읽기 신호가 아닌 경우에도 다음의 이점을 얻을 수 있다. 즉, 마이크로프로세서(Mi)가 제어 신호에 의해 저장 소자(Me)에 대한 액세스를 제어할 수 있도록 하기 위해 저장 소자(Me)가 제어 신호를 수신하기 위한 조건을 가질 필요가 있는 경우에, 조건을 제공하기 위한 다른 제어 신호가 제어 신호와 동시에 출력되어 지연 회로(10)를 통과하지 않고 저장 소자(Me)에 직접 입력된다. 따라서, 저장 소자의 조건은 출력 지연 회로를 통과하는 제어 신호의 지연 시간동안에 다른 제어 신호에 의해 제공되어 출력 지연 회로(10)를 통과한 제어 신호가 조건이 제공된 저장 소자에 입력됨으로써, 저장 소자(Me)에 대한 액세스 제어를 수행한다.

실시예에서, 제1 신호 상태가 H 레벨이고 제2 신호 상태가 L 레벨인 경우이지만, 본 발명은 이것으로 한정되지 않고 제1 신호 상태가 L 레벨이고 제2 신호 상태가 H 레벨인 경우에서와 동일한 기술적 이점을 얻을 수 있다.

실시예에서, 불가능 상태를 나타내는 신호 상태가 H 레벨이고 가능 상태를 나타내는 신호 상태가 L 레벨이지만, 본 발명은 이것으로 한정되지 않고 불가능 상태를 나타내는 신호 상태가 L 레벨이고 가능 상태를 나타내는 신호 상태가 H 레벨인 경우와 동일한 기술적 이점을 얻을 수 있다.

실시예에서, 카운터가 매 상승시에 클럭을 카운트하지만, 본 발명은 이것으로 한정되지 않고 카운터가 하강시에 클럭을 카운트하는 경우와 동일한 기술적 이점을 얻을 수 있다.

실시예에서, 제1 신호 상태와 동일한 신호 상태를 갖는 출력 신호가 누적 카운트 수가 소정의 클럭수와 동일한 경우에 출력되지만, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 누적 카운트 수가 소정의 클럭수를 초과하는 경우에도 리셋될 때까지 입력 클럭의 카운팅 동작을 계속하도록 배치된 경우에도, 본 발명은 누적 카운트 수가 소정의 클럭수를 초과하는 경우에 제1 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하도록 배치된다.

상술한 바와 같이, 본 발명과 관련하여, 클럭 카운팅 수단은 제1 신호 상태의 입력 신호에 응답하여 리셋되고 계속해서 입력 클럭을 카운트함으로써 제2 신호 상태의 입력 신호가 입력되는 동안에 누적 클럭수를 얻을 수 있고, 비교 수단은 누적 카운트 수와 미리 설정된 소정의 카운트 수를 비교하고, 그리고 출력 부분은 입력 클럭의 누적 카운트 수가 소정의 클럭수보다 작은 경우에 입력 신호의 제1 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하고, 입력 클럭의 누적 카운트 수가 소정의 클럭수보다 작지 않은 경우에 입력 신호의 제2 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력한다. 그래서, 제2 신호 상태의 입력 신호가 출력 지연 회로에 입력된 후에 제2 신호 상태와 동일한 상태의 신호 상태를 갖는 출력 신호가 출력될 때까지 클럭의 소정의 수는 유지된다. 달리 말하자면, 입력 신호는 소정의 클럭 수에 대응하는 지연 시간이 경과하면 출력 신호로서 출력된다. 그래서, 전술한 소정의 클럭 수를 적절히 설정함으로써 입력 신호의 수신 이후에 원하는 지연 시간이 경과하면 입력 신호를 출력 신호로 출력할 수 있다.

더구나, 상술한 바에 부가하면, 마이크로프로세서가 제어 신호에 의해 저장 소자에 대한 액세스를 제어할 수 있도록 하기 위해 저장 소자가 제어 신호를 수신하기 위한 조건을 가질 필요가 있는 경우에, 조건을 제공하기 위한 다른 제어 신호가 제어 신호와 동시에 출력되어 지연 회로를 통과하지 않고 저장 소자)에 직접 입력된다. 따라서, 저장 소자의 조건은 출력 지연 회로를 통과하는 제어 신호의 지연 시간동안에 다른 제어 신호에 의해 제공되어 출력 지연 회로를 통과한 제어 신호가 조건이 제공된 저장 소자에 입력됨으로써, 저장 소자에 대한 액세스 제어를 수행한다.

더구나, 쓰기 신호 또는 읽기 신호로 기능하는 제어 신호는, 예를 들어 제어 신호와 동시에 출력되고 출력 지연 회로를 통과하지 않고 저장 소자에 직접 입력되는 액세스 목표를 지정하기 위한 CS 신호와 같은 다른 제어 신호가 입력 신호의 지연 시간동안에 액세스 목표를 지정하는 상태에서, 저장 소자로 입력된다. 그래서, 저장 소자에 쓰기하는 경우에 다른 액세스 목표에서 데이터가 쓰여지는 것 또는 저장 소자로부터 읽기하는 경우에 다른 액세스 목표에서 데이터가 읽기하는 것이 방지된다.

Claims

제1 신호 상태의 입력 신호의 매 입력시에 리셋되고 제2 신호 상태의 입력 신호가 입력되는 동안에 입력 클럭을 카운트하는 클럭 카운터 수단,

상기 클럭 카운터 수단에 의해 카운트된 상기 입력 클럭의 누적 수와 미리 설정된 소정의 클럭 수를 비교하기 위한 비교 수단 및

상기 비교 수단에 의해 상기 입력 클럭의 상기 누적 수가 상기 소정의 클럭 수 보다 작다고 판단되면, 상기 입력 신호의 상기 제1 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하고, 반면에 상기 비교 수단에 의해 상기 입력 클럭의 상기 누적 수가 상기 소정의 클럭 수 보다 작지 않다고 판단되면, 상기 입력 신호의 상기 제2 신호 상태와 동일한 신호 상태를 갖는 출력 신호를 출력하기 위한 출력 수단

을 포함한 출력 지연 회로.
제1항에 있어서, 상기 입력 신호는 상기 출력 신호가 입력되는 저장 소자에 대한 액세스 동작을 제어하기 위한 마이크로프로세서로부터 출력된 제어 신호인 것을 특징으로 하는 출력 지연 회로.
제2항에 있어서, 상기 제어 신호는 상기 저장 소자에 대한 쓰기 동작을 제어하기 위한 쓰기 신호와 상기 저장 소자로부터의 읽기 동작을 제어하기 위한 읽기 신호 중 하나인 것을 특징으로 하는 출력 지연 회로.
제1 입력 신호와 제2 입력 신호를 포함하는 입력 신호와 입력 클럭들이 입력되며, 상기 제1 입력 신호가 입력되는 경우에는 리셋되고 상기 제2 입력 신호가 입력되는 경우에는 상기 입력 클럭을 카운트하는 카운터,

상기 카운터에 의해 카운트된 입력 클럭의 누적 수와 외부로부터 입력된 미리 설정된 소정의 클럭 수를 비교하기 위하여 상기 카운터에 접속된 비교기 및

상기 카운터에 접속되어, 상기 입력 신호가 입력되며, 상기 비교 수단에 의해 상기 입력 클럭의 상기 누적 수가 상기 소정의 클럭 수 보다 작다고 판단되면 상기 입력 신호의 상기 제1 신호 상태와 동일한 제1 출력 신호를 출력하고, 반면에 상기 비교 수단에 의해 상기 입력 클럭의 상기 누적 수가 상기 소정의 클럭 수 보다 작지 않다고 판단되면, 상기 입력 신호의 상기 제2 신호 상태와 동일한 제2 출력 신호를 출력하기 위한 출력 수단

을 포함하는 출력 지연 회로.
제4항에 있어서, 상기 출력 지연 회로는 마이크로프로세서와 저장 소자간에 접속되어 있으며, 상기 마이크로프로세서는 상기 출력 신호가 입력되는 저장 소자에 대한 액세스 동작을 제어하기 위하여 상기 입력 신호를 출력하는 것을 특징으로 하는 출력 지연 회로.
제5항에 있어서, 상기 입력 신호는 상기 저장 소자에 대한 쓰기 동작을 제어하기 위한 쓰기 신호와 상기 저장 소자로부터의 읽기 동작을 제어하기 위한 읽기 신호 중 하나인 것을 특징으로 하는 출력 지연 회로.
제4항에 있어서, 상기 출력 수단은 상기 비교기의 비교 결과와 상기 입력 신호가 입력되는 논리 회로를 포함하는 것을 특징으로 하는 출력 지연 회로.
제4항에 있어서, 상기 소정의 클럭 수를 설정하고 상기 소정의 클럭 수를 상기 비교기에 출력하기 위하여 상기 비교기에 접속된 래치를 더 포함하는 것을 특징으로 하는 출력 지연 회로.
제4항에 있어서, 상기 비교기는 상기 입력 클럭의 누적 수와 상기 소정의 클럭 수가 서로 일치하는 경우에 상기 카운터의 카운팅 동작을 중단시키기 위한 신호를 출력하는 것을 특징으로 하는 출력 지연 회로.