JPH02143989A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02143989A JPH02143989A JP63296513A JP29651388A JPH02143989A JP H02143989 A JPH02143989 A JP H02143989A JP 63296513 A JP63296513 A JP 63296513A JP 29651388 A JP29651388 A JP 29651388A JP H02143989 A JPH02143989 A JP H02143989A
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- JP
- Japan
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- buffer circuit
- output
- delay
- circuit
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000001934 delay Effects 0.000 claims description 2
- 230000003534 oscillatory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置、特に多ビツト構成のデータ
出力回路に関するものである。
出力回路に関するものである。
第３図に従来の半導体記憶装置のデータ出力回路のブロ
ック図を示す。
ック図を示す。
出力バッファ回路（１）はＯＥ端子（２）に入った信号
を増幅、整形するＯＥバッファ（３）から出る信号面と
、Ｏ５端子（４）に入った信号を増幅、整形するＣＳバ
ッファ（句から出るＣ８信号によって活性化され、セン
スアンプ（６）から出た信号を増幅して出力端子（７）
に正または負の信号を出力する。
を増幅、整形するＯＥバッファ（３）から出る信号面と
、Ｏ５端子（４）に入った信号を増幅、整形するＣＳバ
ッファ（句から出るＣ８信号によって活性化され、セン
スアンプ（６）から出た信号を増幅して出力端子（７）
に正または負の信号を出力する。
多ビツト構成の半導体記憶装置では出力バッファ回路（
１）及び、センスアンプ（６八出力端子（７）が複数個
並列に接続されており、それによって１アドレスにつき
複数ビットのデータが同時に出力される。
１）及び、センスアンプ（６八出力端子（７）が複数個
並列に接続されており、それによって１アドレスにつき
複数ビットのデータが同時に出力される。
次に動作について説明する。ＯＥ倍信号負になっており
Ｃ８信号が正から負に変わると、チップ内部は活性化さ
れる。この時−反部データが出されてから正しいデータ
を出力する場合があり、この場合多ビツト構成の半導体
記憶装置では全出力端子のデータが一斉に変化する（第
４図ａ）。また、出力バッファ回路の最終段には比較的
大きな貫通電流１ｄが流れる（第４図Ｉｓｓ ）。
Ｃ８信号が正から負に変わると、チップ内部は活性化さ
れる。この時−反部データが出されてから正しいデータ
を出力する場合があり、この場合多ビツト構成の半導体
記憶装置では全出力端子のデータが一斉に変化する（第
４図ａ）。また、出力バッファ回路の最終段には比較的
大きな貫通電流１ｄが流れる（第４図Ｉｓｓ ）。
従来の半導体記憶装置のデータ出力回路は以上のように
構成されていたので、全出力端子のデータが一斉に変化
するとＩｄのピークが全出力端子で一致して、ピーク時
にはＧＮＤ配線に流れ込む電流Ｉｓｓは非常に大きくな
って、これがＣ８の信号に乗ると（第４図ｂ）出力バッ
ファ回路は再び不活性状態になり、次にＧＮＤ配線電位
が安定してＣＳ信号が負になるとまた一旦偽データを出
力して（第４図Ｃ）から正しいデータを出力する。これ
が繰り返されて発振現象を起こし誤動作をする可能性が
あり、またセンスアンプが信号の読み出しを行なってい
る時にＧＮＤ配線電位が不安定になると、センスアンプ
の動作が遅れアクセス時間が遅れるという問題点があっ
た。
構成されていたので、全出力端子のデータが一斉に変化
するとＩｄのピークが全出力端子で一致して、ピーク時
にはＧＮＤ配線に流れ込む電流Ｉｓｓは非常に大きくな
って、これがＣ８の信号に乗ると（第４図ｂ）出力バッ
ファ回路は再び不活性状態になり、次にＧＮＤ配線電位
が安定してＣＳ信号が負になるとまた一旦偽データを出
力して（第４図Ｃ）から正しいデータを出力する。これ
が繰り返されて発振現象を起こし誤動作をする可能性が
あり、またセンスアンプが信号の読み出しを行なってい
る時にＧＮＤ配線電位が不安定になると、センスアンプ
の動作が遅れアクセス時間が遅れるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、ＧＮＤ配線に流れ込む電流のピークを鈍らせ
ることによりノイズの発生を防止して誤動作を無くすと
ともに、アクセス時間が遅れることのない半導体記憶装
置を得ることを目的とする。
たもので、ＧＮＤ配線に流れ込む電流のピークを鈍らせ
ることによりノイズの発生を防止して誤動作を無くすと
ともに、アクセス時間が遅れることのない半導体記憶装
置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体記憶装置はＣＳバッファ回路と出
力バッファ回路との間に、データ出力端子毎に遅延時間
の異なる出力バッファ回路が活性化する信号変化のみを
遅延させる遅延回路を設けたものである。
力バッファ回路との間に、データ出力端子毎に遅延時間
の異なる出力バッファ回路が活性化する信号変化のみを
遅延させる遅延回路を設けたものである。
この発明における遅延回路は出力端子毎に遅延時間が異
なるため、ＣＳアクセス時には出力端子毎に出力バッフ
ァ回路がアクティブになる時間がずれることにより、各
出力端子の電流のピークがずれＧＮＤ配線に流れ込む電
流のピークが鈍りノイズの発生を防ぎ、またこの遅延回
路は非活性状態になる信号変化は遅らせないために、Ｃ
８信号によりノンアクティブになる時には全ての出力端
子で同時にまた瞬時に出力バッファ回路はノンアクティ
ブになる。
なるため、ＣＳアクセス時には出力端子毎に出力バッフ
ァ回路がアクティブになる時間がずれることにより、各
出力端子の電流のピークがずれＧＮＤ配線に流れ込む電
流のピークが鈍りノイズの発生を防ぎ、またこの遅延回
路は非活性状態になる信号変化は遅らせないために、Ｃ
８信号によりノンアクティブになる時には全ての出力端
子で同時にまた瞬時に出力バッファ回路はノンアクティ
ブになる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体記憶装置のデータ
出力回路のブロック図で、図は８ビツト構成の場合を示
している。
図はこの発明の一実施例による半導体記憶装置のデータ
出力回路のブロック図で、図は８ビツト構成の場合を示
している。
図において、（８Ａ）〜（８Ｈ）は信号の立下がりのみ
を遅延させる遅延回路で、この遅延回路（８Ａ）〜（８
Ｈ）はそれぞれその遅延時間が少しづつ異なっており。
を遅延させる遅延回路で、この遅延回路（８Ａ）〜（８
Ｈ）はそれぞれその遅延時間が少しづつ異なっており。
そしてＣＳバッファ回路（３）と出力バッファ回路（１
）の間にあり、ＣＳバッファ回路（３）より出力される
Ｃ８信号の立下がりのみを遅延させ出力バッファ回路（
１）に入力する。
）の間にあり、ＣＳバッファ回路（３）より出力される
Ｃ８信号の立下がりのみを遅延させ出力バッファ回路（
１）に入力する。
次に動作について説明する。
Ｃ８，バッファ回路（３）がアクセス時に外部のＧ信号
が、正から負に変化した時にも出力バッファ回路（１）
に入ってくるＣ８信号は、遅延回路（８Ａ）〜（８Ｈ）
を通っており、この遅延回路（８Ａ）〜（８Ｈ）はそれ
ぞれ出力端子（７）毎に遅延時間が異なる。そのために
、出力端子（７）毎に出力バッファ回路（１）がアクテ
ィブになる時間が異なり、偽データが出る時間も出力端
子（１）により異なる。これによって、出力バッファ回
路（ｒ）の最終段の貫通電流のピークも出力端子（１）
毎にずれて、ＧＮＤ配線に流れ込む電流のピークが鈍り
、ＧＮＤ配線の電位の浮き上がりを防ぐことができる。
が、正から負に変化した時にも出力バッファ回路（１）
に入ってくるＣ８信号は、遅延回路（８Ａ）〜（８Ｈ）
を通っており、この遅延回路（８Ａ）〜（８Ｈ）はそれ
ぞれ出力端子（７）毎に遅延時間が異なる。そのために
、出力端子（７）毎に出力バッファ回路（１）がアクテ
ィブになる時間が異なり、偽データが出る時間も出力端
子（１）により異なる。これによって、出力バッファ回
路（ｒ）の最終段の貫通電流のピークも出力端子（１）
毎にずれて、ＧＮＤ配線に流れ込む電流のピークが鈍り
、ＧＮＤ配線の電位の浮き上がりを防ぐことができる。
従って、前記従来のもので述べた様な発振動作が無くな
る。
る。
また、遅延回路（８Ａ）〜（８Ｈ）の遅延時間をセンス
アンプが信号の読み出しを行った後に、出力バッファ回
路（１）が活性化するように設定することによって、セ
ンスアンプ回路（６）の電位が不安定になるのを防ぎセ
ンスアンプの動作が遅れアクセスタイムに影響すること
を防ぐ。
アンプが信号の読み出しを行った後に、出力バッファ回
路（１）が活性化するように設定することによって、セ
ンスアンプ回路（６）の電位が不安定になるのを防ぎセ
ンスアンプの動作が遅れアクセスタイムに影響すること
を防ぐ。
なお、上記実施例では遅延回路（８Ａ）〜（８Ｈ）は８
ビツト購成の場合について示したが、多ビット溝成のも
のなら何ビット構成であってもよい。
ビツト購成の場合について示したが、多ビット溝成のも
のなら何ビット構成であってもよい。
〔発明の効果〕
以上のようにこの発明によれば、Ｉ１０毎に遅延時間の
異なる遅延回路を、ＣＳバッファ回路と出力バッファ回
路の間に設けたので、アクセスタイムには何ら影響を与
えることな（ＣＳアクセス時の出力ノイズを減らすこと
ができ、出力の発振現象を無くすことができる。
異なる遅延回路を、ＣＳバッファ回路と出力バッファ回
路の間に設けたので、アクセスタイムには何ら影響を与
えることな（ＣＳアクセス時の出力ノイズを減らすこと
ができ、出力の発振現象を無くすことができる。
第１図はこの発明の一実施例による半導体記憶装置のデ
ータ出力回路のブロック図、第２図は第１図の回路の動
作を示すタイミング図、第３図は従来の半導体記憶装置
のデータ出力回路のプロツり図、第４図は第３図の回路
の動作を示すタイミング図である。 図において、 信号入力端子、 信号入力端子、 スアンブ回路、 路である。 なお、図中、 を示す。 （１）は出力バッファ回路、（２）はＣ５（３）はＣＳ
バッファ回路、（４）は０Ｅ（５１ハＯＥ バッファ回
路、（６目よセン（７）はデータ出力端子、（８）は遅
延回同−符号は同一 または相当部分
ータ出力回路のブロック図、第２図は第１図の回路の動
作を示すタイミング図、第３図は従来の半導体記憶装置
のデータ出力回路のプロツり図、第４図は第３図の回路
の動作を示すタイミング図である。 図において、 信号入力端子、 信号入力端子、 スアンブ回路、 路である。 なお、図中、 を示す。 （１）は出力バッファ回路、（２）はＣ５（３）はＣＳ
バッファ回路、（４）は０Ｅ（５１ハＯＥ バッファ回
路、（６目よセン（７）はデータ出力端子、（８）は遅
延回同−符号は同一 または相当部分
Claims (1)
- ＣＳバッファ回路と出力バッファ回路の間に出力端子毎
に、遅延時間が異なり出力バッファ回路がアクティブに
なるタイミングのみを遅らせ、非活性状態になるタイミ
ングは遅らせることない遅延回路を設けたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296513A JPH02143989A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296513A JPH02143989A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143989A true JPH02143989A (ja) | 1990-06-01 |
Family
ID=17834514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296513A Pending JPH02143989A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143989A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475893B1 (ko) * | 1997-12-30 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터입출력버퍼 |
| KR100729142B1 (ko) * | 2005-12-15 | 2007-06-18 | 고려대학교 산학협력단 | 접지 바운싱을 방지하는 반도체 장치의 출력단 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920027A (ja) * | 1982-07-27 | 1984-02-01 | Toshiba Corp | 半導体装置 |
| JPS604041B2 (ja) * | 1976-06-24 | 1985-02-01 | トリオ・エンジニアリング・リミテツド・アクシエセルスカツプ | 魚を缶に詰合わせる装置 |
-
1988
- 1988-11-24 JP JP63296513A patent/JPH02143989A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604041B2 (ja) * | 1976-06-24 | 1985-02-01 | トリオ・エンジニアリング・リミテツド・アクシエセルスカツプ | 魚を缶に詰合わせる装置 |
| JPS5920027A (ja) * | 1982-07-27 | 1984-02-01 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475893B1 (ko) * | 1997-12-30 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터입출력버퍼 |
| KR100729142B1 (ko) * | 2005-12-15 | 2007-06-18 | 고려대학교 산학협력단 | 접지 바운싱을 방지하는 반도체 장치의 출력단 회로 |
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