JPH0340293A

JPH0340293A - 半導体記憶装置

Info

Publication number: JPH0340293A
Application number: JP1174254A
Authority: JP
Inventors: Takeshi Ohira; 大平　壮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-07-07
Filing date: 1989-07-07
Publication date: 1991-02-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕アドレス変化検出信号発生回路を有する半導体記憶装置
に関し、コラムデコーダが動作する際には、アドレス変化検出信
号を出力して回路のリセットを行い、且つ、メモリセル
に記憶されているデータの破壊を確実に防止することを
目的とし、アドレス変化検出信号発生回路を有する半導体記憶装置
であって、前記アドレス変化検出信号発生回路は、アド
レス変化検出信号の立ち上がりおよび立ち下がりを規定
する第１の入力および第２の入力を備え、前記第１の入
力にはメモリセルのデコーダのアドレス入力信号よりも
早いタイミングの信号が供給され、前記第２の入力には
デコーダのアドレス入力信号よりも遅いタイミングの信
号が供給されるように構成する。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、特に、アドレス変化検
出信号（ＡＴＤ信号：Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｅ
ｎｔＤｅｔｅｃｔｏｒ信号）発生回路を有する半導体記
憶装置に関する。

近年、半導体記憶装置においては、高集積化による記憶
容量の増大および高速化が要求されている。特に、高速
化については、トランジスタ等の性能向上、或いは、回
路手法を変更することにより実現されている。例えば、
半導体記憶装置においてリセソト信号等が不要なｔＡＡ
（アドレス・アクセス）規格により半導体記憶装置を構
成する場合には、ＡＴＤ信号を作成するためのＡＴＤ回
路が必要となる。

〔従来の技術〕

最近のダイナミソクメモリーにおいては、コラムアクセ
スを高速にするため、アドレスが変化すると同時に、セ
ルデータを読み出しておき、醇区信号が低レベル“Ｌ”
になると、このコラムアドレスをラソチすると共に、デ
ータを出力する方式が採用されている。ここで、回路の
リセソトは、アドレス変化を受けて行われるために、ア
ドレスの変化を受けてＡＴＤ信号を発生するＡＴＤ信号
発生回路が必要とされる。

第１０図は従来の半導体記憶装置の一例を示すブロソク
図であり、ＡＴＤ信号を使用した半導体記憶装置を示す
ものである。同図に示されるように、従来のＡＴＤ信号
を使用した半導体記憶装置は、アドレス信号Ａ　ｏ　、
　Ａ　＋　、　Ａ　ｚ　、・・・が供給されるアドレス
バッファ１４０．１４１．１４２．・・・と、言亥アド
レスハソファ１４０．１４Ｌ　１４２．・・・で作成さ
れたアドレスの相補信号ａ。＋ａＯ＋ａＩ＋”Ｉ＋３２
＋”２＋”’が供給されるコラム・ブリ・デコーダ１３
１と、該コラム・ブリ・デコーダ１３１の出力を入力と
するコラム・デコーダ１３２と、コラム・デコーダ１３
２に接続されたセンスアンプおよびＩ１０ゲート１２１
と、メモリセル１０２と、ＡＴＤ信号を発生するＡＴＤ
信号発生回路１０１と、クロック・ジェネレータ１０７
とを備えている。ここで、クロック・ジェネレータ１０
７には、ＡＴＤ信号の他に様々な制御信号（ＲＡＳ、何
区。

−Ｅ信号等）が供給されていて、これらの信号に基づい
てセンスアンプおよびＩ１０ゲニト１２１およびコラム
・デコーダ１３２等の制御を行うようになされている。

この従来のＡ、　Ｔ　Ｄ信号を使用した半導体記憶装置
において、ＡＴＤ信号発生回路１０１に供給される信号
は、アドレスバッファ１４０．１４Ｌ　１４２．・・・
作成されたアドレスの相補信号ａｏ＋ａｏ＋ａｌ＋”Ｉ
＋ａ２ａｌ、”・だけである。すなわち、各１ビソト毎
のＡＴＤ回路１１０，１１１，１１２．・・・に対して
は、それぞれ相補信号ａ。＋　”　Ｏ＋　ａｌ＋　”　
ｌ＋　ａ２＋　ｒ２＋　”・だけが供給され、そして、
ＡＴＤ回路１１０．１１１．１１２．・・・の出力信号
ＡＴＤｏ、　ＡＴＤＩ　、　ＡＴＤｚ、・・・がＡＴＤ
信号出力回路１０１に供給されるようになされている。

第１１図は第１０図の半導体記憶装置におけるＡＴＤ回
路の一例を示す回路図であり、具体的に、１ビツトのＡ
ＴＤ回路１１０を示すものである。同図に示されるよう
に、従来のＡＴＤ回路１１０は、アドレスバッファ１４
０で作成されたアドレスの相補信号ａ。、Ｗを受けて、
ＡＴＤ信号信号Ｄ、の立ち下がりおよび立ち上がりを規
定するようになされている。すなわち、従来のＡＴＤ回
路１１０は、コラム・ブリ・デコーダ１３１に供給され
るのと同し信号によって１ビソトのＡＴＤ信号信号Ｄ、
の立ち下がりを規定し、該ＡＴＤ回路１１０自体に設け
られている遅延回路により立ち上がりを規定するように
なされている。ここで、ＡＴＤ信号の変化は、高レベル
→低しベル→高レベルとなるパルスであるが、使用する
目的に応じて低レベル−高しヘルー低レベルとなるパル
スであってもかまわない。

このようにして、作成された１ビツトのＡＴＤ信号信号
Ｄｏは、同様にして作成された１ビツトのＡＴＤ信信号
ＴＤ、ＡＴＤｔ、・・・と共にＡＴＤ信号出力回路１０
１に供給され、さらに、全ビットに対するＡＴＤ信号が
クロック・ジェネレータ１０７に供給される。そして、
このＡＴＤ信号出力回路１０１から出力されるＡＴＤ信
号に従って、読み出し直前におけるデータバス線のショ
ート等の所定の処理が行われることになる。

〔発明が解決しようとする課題〕

上述したように、従来のＡＴＤ信号を使用した半導体記
憶装置において、各１ビツト毎のＡＴＤ回路１１０，１
１１，１１２．・・・は、ＡＴＤ信号信号ＤＯ，ＡＴＤ
、、ＡＴＩｈ、・・・の立ち下がりを規定する第１の入
力がコラム・ブリ・デコーダ１３１の入力と共通なアド
レスの相補信号３０９丁（＋ａ−１ｊミー１ｊゴ、ａ２
、・・・とされ、また、ＡＴＤ信号信号ＤａＩＡＴＤ、
ＡＴＤｚ、・・・の立ち上がりを規定する第２の入力は
、第１の入力とした相補信号ａＯ＋”ｌｌ＋ａｌ＋”Ｉ
＋ａＺ＋”Ｚ＋・・’を遅延させた信号とされている。

そのため、コラム・ブリ・デコーダ１３１とＡＴＤ回路
１１０，１１１，１１２．・・・との感度差およびＡＴ
Ｄ信号（ＡＴＤｏ、ＡＴＤ＋　、　ＡＴＤｚ、・・・）
め゛パルス幅のばらつき等により、コラム・ブリ・デコ
ーダ１３１およびコラム・デコーダ１３２とＡＴＤ信号
発生回路１０１（ＡＴＤ回路１１０．１１１；１１２．
・・・）とが無関係に動作してしまう一危険があった。

すなわち、ＡＴＤ信号が出力されず回路がリセットされ
ていないのにも係わらず、別のデータの読み出し動作に
入り、前のデータの履歴によりメモリセルのデータを破
壊してしまうことがあった。

第１２図は第１０図および第１１図゛に示す半導体記憶
装置が有する課題を説明するための波形図である。

同図において、期間■ではアドレスバッファ１４０が活
性化され、信号２が出力される。この時信号ａｏは変化
しないので、１ビツトのＡＴＤ信号信号Ｄ、は出力され
ない。次に、期間■ではアドレスの相補信号ａ（１＋ａ
ｏが変化するとＡＴＤ信号信号Ｄ、が出力されて、バス
線をショート（通常動作）する。さらに、期間■ではア
ドレスが変化するがＡＴＤ回路１１０は反応せず、しか
もコラム・デコーダ１３２が動作してコラムデコーダが
切り変るため、バス線の情報により、セルデータ（実際
はセンスアンプ情報）が破壊されることになってしまう
。

このように、従来の半導体記憶装置においては、コラム
デコーダとＡＴＤ回路が無関係に動作するため、ＡＴＤ
信号が出力されずにコラムデコーダが動作すると、メモ
リセルに記憶されているデータが破壊されることがあっ
た。

本発明は、上述した従来の半導体記憶装置のアドレス変
化検出信号発生回路（ＡＴＤ信号発生回路）が有する課
題に鑑み、コラムデコーダが動作する際には、アドレス
変化検出信号（ＡＴＤ信号）を出力して回路のリセット
を行い、且つ、メモリセルに記憶されているデータの破
壊を確実に防止することを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック図である。

本発明によれば、アドレス変化検出信号発生回路１を有
する半導体記憶装置であって、前記アドレス変化検出信
号発生回路１は、アドレス変化検出信号の立ち上がりお
よび立ち下がりを規定する第１の入力ＩｈＪＡおよび第
２の入力ＩＮｍを備え、前記第１の入力ＩＮａにはメモ
リセル２のデコーダ３のアドレス入力信号よりも早いタ
イミングの信号が供給され、前記第２の入力ＩＮＢには
デコーダ３のアドレス入力信号よりも遅いタイミングの
信号が供給されるようになっていることを特徴とする半
導体記憶装置が提供される。

さらに、前記第１の入力ＩＮ、にはアドレスバッファ４
の出力信号が供給され、前記デコーダ３には該アドレス
バッファ４の出力信号を第１の遅延回路５で遅延した信
号が供給され、前記第２の入力ＩＮＢには該第１の遅延
回路５の出力信号を第２の遅延回路６でさらに遅延した
信号が供給されるようにしてもよい。

〔作　用〕

上述した本発明の半導体記・ｔＱ詰装置アドレス変化検
出信号発生回路によれば、アドレス変化検出信号発生回
路１のアドレス変化検出信号の立ち上がりを規定する第
１の入力ＩＮＡにはアドレス入力信号よりも早いタイミ
ングの信号ガ供給され、また、アドレス変化検出信号の
立ち下がりを規定する第２の入力ＩＮ！ｌにはデコーダ
３のアドレス入力信号よりも遅いタイミングの信号が供
給される。

特に、第１の入力ＩＮＡにはアドレスバッファ４の出力
信号を供給し、デコーダ３にはアドレスバッファ４の出
力信号を第１の遅延回路５で遅延した信号を供給し、そ
して、第２の入力ＩＮヨには第１の遅延回路５の出力信
号を第２の遅延回路６でさらに遅延した信号を供給する
ように構成することができる。

これによって、アドレス変化検出信号は、立ち上がりお
よび立ち下がりの両方が第１および第２の入力に供給さ
れる信号により規定されることになり、コラムデコーダ
が動作する際には、アドレス変化検出信号を確実に出力
して回路のリセソトを行うことができ、メモリセルに記
憶されているデータの破壊を確実に防止することができ
る。

〔実施例〕

以下、図面を参照して本発明に係る半導体記憶装置の実
施例を説明する。

第２図は本発明の半導体記憶装置の一実施例を示すブロ
ック図である。同図に示されるように、本実施例のアド
レス変化検出信号（ＡＴＤ信号）を使用した半導体記憶
装置は、アドレス信号Ａ０゜Ａ　＋　ｒ　Ａ　２　＋・
・・が供給されるアドレスバッファ４０．４１゜４２、
・・・と、該アドレスバッファ４０，４１，４２．・・
・で作成されたアドレスの相補信号ａＯＺ　　ａＱ”、
ａ、ａ　ＩＺ　　ａ　！’＋　丁７．・・・が供給され
る遅延回路５０゜５１．５２．・・・と、該遅延回路５
０，５１，５２．・・・の出力信号ａ　（＋１　ａ　（
１”＋　ａｌ　＊　ａ　Ｉ　＋　２２−］、・・・が供
給されるコラム部３と、該コラム部３の出力が供給され
るセンスアンプおよびＩ１０ゲート２１と、該センスア
ンプおよびＩ１０ゲート２１に接続されたメモリセル２
と、ＡＴＤ信号を発生するＡＴＤ信号発生回路１と、ク
ロック・ジェネレータ７とを備えている。ここで、クロ
ック・ジェネレータ７には、ＡＴＤ信号の他に様々な制
御信号（６１１面、商信号等）が供給されていて、これ
らの信号に基づいてセンスアンプおよびＩ１０ゲート２
１およびコラム部３等の制御が行われることになる。

コラム部３は、遅延回路５０，５１．５２．・・・で相
補信号ａ６’、ａＯ’＋　　ａ、’、ａ＋’、ａ２’、
丁；’　、　Ｈ４Ｓを遅延した信号ａＯ＋　”　Ｏ＋　
ａｌｔ　”　Ｉｔ　ａ□ｉ；、・・・が供給されるコラ
ム・ブリ・デコーダ３１と、該コラム・ブリ・デコーダ
３１に接続されたコラム・デコーダ３２とで構成されて
いる。

ＡＴＤ信号発生回路１は、１ビツト毎のＡＴＤ回路１０
，１１，１２．−・・と、ＡＴＤ信号出力回路１ａと、
遅延回路６とを備えている。各１ビツト毎のＡＴＤ回路
１０．１１，１２．・・・において、該ＡＴＤ回路の出
力信号（１ビツトのＡＴＤ信号）ＡＴＤｏ、ＡＴＤ＋、
ＡＴＤｚ、・・の立ち下がりを規定する第１の入力ＩＮ
ＡＯ，ｌＮＡｌ。

ＩＮＡ□、・・・には、アドレスバッファ４０．４１，
４２．・・・の出力信号ａ、’、　　ａ（１’＋　　ａ
ｌ’＋　　ａ＋’、ａｔ’、ａｚ　、−”が供給され、
また、出力信号＾ＴＤｏ、ＡＴＤ＋、＾ＴＤ２．・・・
の立ち上がりを規定する第２の入力ＩＮｎｏ、　ＩＮｓ
＋。

ＩＮｍｚ、・・・には、遅延回路５０，５１．５２．・
・・の出力信号ａ　Ｏ，ａ　（１＋　ａ　ｌ＋　ａ　Ｉ
ｔ　ａ　２＋肩、・・・　をさらに遅延回路６で遅延し
た相補信号ｂｏ、ｂｏ、ｂｚｂ＋、ｂｚ、ｂｚ、−が供
給されている。そして、各１ビツト毎のＡＴＤ回路１０
，１１．１２．・・・の出力は、ＡＴＤ信号出力回路１
ａに供給されるようになされている。ここで、ＡＴＤ信
号の変化は、高レベル→低レベル−高レベルとなるパル
スであるが、使用する目的に応して低レベル→高しベル
→低レベルとなるパルスであってもかまわない。

第３図は第２図の半導体記憶装置におけるＡＴＤ回路の
一例を示す回路図であり、具体的に、１ビツトのＡＴＤ
回路１０を示すものである。同図に示されるように、本
実施例のＡＴＤ回路ＩＯは、従来のＡＴＤ回路１１０か
ら遅延回路部分を除いたものと同等であるが、出力信号
の立ち上がりおよび立ち下がりを規定する入力信号が異
なっている。

すなわち、本実施例のＡＴＤ回路１０は、アドレスバッ
ファ４０で作成されたアドレスの相補信号ａ　、（１’
　ｈ丁？および遅延回路６の出力信号す、、ｂ、を受け
て、１ビツトのＡＴＤ信号信号Ｄ＠が立ち下がりおよび
立ち上がりを規定するようになされている。

ここで、アドレスバッファ４０で作成された相補信号ａ
ｌｌ’＋　　ａ、ｌは、コラム・ブリ・デコーダ３１に
供給されるアドレス信号ａ　ｌｌｔ　ａ　６よりも遅延
回路５０による遅延時間だけ早いタイミングの信号であ
り、また、遅延回路６の出力信号す、、ｂ、は、アドレ
ス信号ａ＠、ａｉｌ°よりも遅延回路６の遅延時間だけ
遅いタイミングの信号である。従って、本実施例のＡＴ
Ｄ回路ｌＯは、コラム・ブリ・デコーダ３１に供給する
アドレス信号よりも早いタイミングの信号により出力信
号ａｒｏｏの立ち下がりを規定し、また、コラム・ブリ
・デコーダ３１に供給するアドレス信号よりも遅いタイ
ミングの信号により出力信号ＡＴＤ、の立ち上がりを規
定するようになされている。

このようにして、作成された各ビット毎のＡＴＤ信号信
号Ｄ６は、同様にして作成された信号Ａ↑０□＾ＴＤ□
・・・と共にＡＴＤ信号出力回路１ａに供給され、さら
に、ＡＴＤ信号出力回路１ａから全ビットに対するＡＴ
Ｄ信号がクロック・ジェネレータ７に供給されることに
なる。そして、このＡＴＤ信号出力回路１ａから出力さ
れるＡＴＤ信号および他の制御信号ＲＡＳ、　ｕホ、　
Ｈ信号等に従ってクロック・ジェネレータ７から出力さ
れる信号によりセンスアンプおよびＩ１０ゲート２１に
おけるバス線のショート等の所定の処理が行われること
になる０以上において、ＡＴＤ回路１０の出力信号ＡＴ
Ｄ、の立ち上がりを規定する信号す、、ｂ、は、遅延回
路６を通さず直接に供給することもできる。

以上によ、す、コラム・ブリ・デコーダ３１が動作する
以前にＡＴＤ信号が立ち下がり所定の処理が開始され、
コラム・ブリ・デコーダ３１が動作し始めた時点もしく
はそれ以降にＡＴＤ信号が立ち上がり所定の処理が終了
する。また、ＡＴＤ回路１０の入力部のレシオはコラム
・ブリ・デコーダ３１の入力感度よりも大きく設定し、
ＡＴＤ回路ｌＯを確実に動作させるようにするのが好ま
しい、これにより、コラム・ブリ・デコーダ３１および
コラム・デコーダ３２の誤動作を無＜シ、メモリセル２
に記憶されているデータの破壊を確実に防止することが
できる。

第４図は第２図の半導体記憶装置におけるコラム・アド
レスバッフプ回路の一例を示す回路図である。同図にお
いて、バッファ回路４は従来と何様であり、遅延回路５
が挿入されてＡＴＤ回路の第１の入力ＩＮＡに供給され
る相補信号ａ、′。

ａｉ’　　とコラム・ブリ・デコーダ３１に供給される
信号ａｉ＋ａｉ°とが取り出されるようになされている
。ここで、信号ａｉ＋ａｉは、信号ａ！°。

７７　を遅延したものであるのは前述した通りである。

第５図は第２図の半導体記憶装置におけるＡＴＤ信号出
力回路の一例を示す回路図であり、第６図は第２図の半
導体記憶装置におけるＡＴＤ信号出力回路の他の例を示
す回路図である。

第５図および第６図に示されるように、ＡＴＤ信号出力
回路１ａは、複数のピント毎のＡＴＤ回路１０．１１．
１２．・・・の出力信号＾ＴＤｏ、ＡＴＤ、ＡＴＤ□・
・・を受けて、それら出力信号ＡＴＤＯ，＾ＴＤ＋、Ａ
ＴＤｚ、・・・の内、一つでも出力（低レベル）された
ときに、ＡＴＤ信号信号Ｄを出力（低レベル）するよう
になされている。

第７図は第２図の半導体記憶装置におけるデコーダ部の
一例を示す回路図である。同図に示されるコラム・ブリ
・デコーダ３１およびコラム・デコーダ３２は、従来の
ものと同様なものであるが、ＡＴＤ回路の入力部の感度
（レシオ）なされている。これは入力の変化に対して、ＡＴＤ回路
の入力部のＮチャンネルトランジスタのｇｍを大きくす
ることにより、早く、しかも確実にＡＴＤ回路が動作す
るように設定するためである。

第８図は本発明の半導体記憶装置の他の実施例に使用す
るエン・デコーダの一例を示す回路図である。同図に示
されるように、１ビツト毎のＡＴＤ回路１０，１１，１
２．・・・において、ＡＴＤ回路の出力信号ＡＴＤ、、
ＡＴＤＩ、ＡＴＤ２．・・・の立ち上がりを規定する第
２の入力ＩＮＩ。、　ＩＮ□、　ｌＮ１２１・・・に供
給する信号ｂｏ、　ｂ、ｏ、　ｂ＋、　ｂ＋、　ｂｚ、
　ｂｚ＋・−・４；！、前述シタヨウニ、遅延回路６の
出力を使用する他に、例えば、コラム・ブリ・デコーダ
３１の出力ＣＡＡ　ｏ〜ＣＡＡ？、・・・使用して作成
することができる。すなわち、本実施例のエン・デコー
ダにより作成された信号す、、ｂｏｂ　ｉ　ｂ　Ｉ＋　
ｂ　２＋　ｂ　２＋・・・は、コラム・ブリ・デコーダ
３１が動作終了したことを検出して発生されることにな
るため、ＡＴＤ信号の立ち上がりタイミングが、コラム
デコーダが確実に動作した後となる。

すなわち、ＡＴＤ信号のパルス幅は、コラムデコーダが
確実に動作するまで維持されることになる。

第９図はメモリ・セル、コラム・デコーダおよびデータ
バス線の関係を示す図である。同図に示されるように、
ＡＴＤ信号信号は次のビットを選択するＣＬが出る前に
バス線のショートをはしめてリセット状態とし、選択さ
れたＣＬが出ると、リセットをやめてバス線にセルデー
タを出力するようになされている。

以上、詳述したように、本実施例の半導体記憶装置は、
ＡＴＤ回路の第１の入力がデコーダ（あるいはブリ・デ
コーダ）の入力となるアドレスよりも前のアドレスとさ
れ、且つ、第２の入力がデコーダの入力となるアドレス
もしくはそれ以降のアドレス或いはデコーダの動作終了
をもって出力される信号とされることにより、確実に、
ＡＴＤ信号が発生してからデコーダが動作するように構
成される。さらに、ＡＴＤ回路の入力部のレシオとデコ
ーダの入力部のレシオを同し若しくはＡＴＤ回路の方を
大きくすることにより、ＡＴＤ信号をデコーダ動作より
も先に出力されるようにすることができる。

〔発明の効果〕

以上、説明したように、本発明の半導体記憶装置は、コ
ラムデコーダが動作する際には、ＡＴＤ信号を出力して
回路のリセットを行い、且つ、メモリセルに記憶されて
いるデータの破壊を確実に防止することができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック図、第２図は本発明の半導体記憶装置の一実施例を示すブロ
ック図、第３図は第２図の半導体記憶装置におけるＡＴＤ回路の
一例を示す回路図、第４図は第２図の半導体記憶装置におけるコラム・アド
レスハノファ回路の一例を示す回路図、第５図は第２図
の半導体記憶装置におけるＡＴＤ信号出力回路の一例を
示す回路図、第６図は第２図の半導体記憶装置におけるＡＴＤ信号出
力回路の他の例を示す回路図、第７図は第２図の半導体
記憶装置におけるデコーダ部の一例を示す回路図、第８図は本発明の半導体記憶装置の他の実施例に使用す
るエン・デコーダの一例を示す回路図、第９図はメモリ
・セル、コラム・デコーダおよびデータバス線の関係を
示す図、第１０図は従来の半導体記憶装置の一例を示すブロック
図、第１１図は第１０図の半導体記憶装置におけるＡＴＤ回
路の一例を示す回路図、第１２図は第１０図の半導体記憶装置が有する課題を説
明するための波形図である。（符号の説明）１・・・アドレス変化検出信号発生回路（ＡＴＤ信号発
生回路）、２・・・メモリセル、３・・・デコーダ、４・・・アドレスバソファ、５・・・第１の遅延回路、６・・・第２．の遅延回路、７・・・クロソク・ジェネレータ、ＩＮＡ・・・第１の入力、ＩＩＪｇ・・・第２の入力。第６図第図

Claims

【特許請求の範囲】１、アドレス変化検出信号発生回路（１）を有する半導
体記憶装置であって、前記アドレス変化検出信号発生回路は、アドレス変化検
出信号の立ち上がりおよび立ち下がりを規定する第１の
入力（ＩＮ＿Ａ）および第２の入力（ＩＮ＿Ｂ）を備え
、前記第１の入力にはメモリセル（２）のデコーダ（３
）のアドレス入力信号よりも早いタイミングの信号が供
給され、前記第２の入力にはデコーダのアドレス入力信
号よりも遅いタイミングの信号が供給されるようになっ
ていることを特徴とする半導体記憶装置。２、前記第１の入力にはアドレスバッファ（４）の出力
信号が供給され、前記デコーダには該アドレスバッファ
の出力信号を第１の遅延回路（５）で遅延した信号が供
給され、前記第２の入力には該第１の遅延回路の出力信
号を第２の遅延回路（６）でさらに遅延した信号が供給
されるようになっている請求項第１項に記載の半導体記
憶装置。３、前記第２の入力には、デコーダの動作終了をもって
出力される信号が供給されるようになっている請求項第
１項に記載の半導体記憶装置。４、前記アドレス変化検出信号発生回路の入力感度は、
前記デコーダと同等もしくは該デコーダよりも高く設定
されている請求項第１項に記載の半導体記憶装置。