JPS6018895A

JPS6018895A - 集積回路メモリ装置

Info

Publication number: JPS6018895A
Application number: JP59104583A
Authority: JP
Inventors: Hiroyuki Yoshimoto; 吉本　広行
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-05-25
Filing date: 1984-05-25
Publication date: 1985-01-30
Also published as: JPS6058551B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は信号処理方式に関し，主として半導体集積回路
装置化された半導体記憶装置（以下ＭＯＳＩＣメモリ又
は単にメモリと称す）を対象とする。それらのメモリの
内，ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）の概要については、たとえばーＤＲＡＭにおける
読み出し動作によるデータ線電位の低下防止に関する特
開昭５３−６６１３０中に示されている。

半導体集積回路（ＩＣ）における端子数はこのＩＣＣバ
グージの大きさにより制限され，逆に端子数の制限によ
りパッケージ内に構成される回路の種類と数とが制限さ
れる。ＭＯ　Ｓ　Ｉ　Ｃメモリでは実装密度を上げるた
め，パッケージのピン（端子）数を少なくすることので
きるアドレスマルチプレックス方式（アドレス信号を時
分割的に処理することによりアビ１／ス信号ピン数を半
分にすることができる方式）が採用されている。この方
式の概要を第１図に示し説明する。

図面において一点鎖線で囲まれた部分２０がＩＣ内部に
形成された部分であることを示す。ＩＣにはピンＰ，〜
ＰＩ６が設けられている。ピンＰ１〜Ｐ７には７本のア
ドレス信号Ａ。−Ａ６がそれぞれ印加される。ピンＰ，
〜Ｐ７に印加されたアドレス信号はＩＣ内部においてア
ドレス信号線（ＡＤＤＲＥＳＳ　ＢＵＳ）を介して一方
は行アドレス記憶回路１　（ＣＯＬＵＭＮ　ＬＡＴＣＨ
）に、他方は列アドレス記憶回路２（ＲＯＷ　ＬＡＴＣ
Ｈ）にそれぞれ印加される。図中３は行選択デコーダ（
ＣＯＬＵＭＮ　ＤＥＣＯＤＥＲ）であり、上記行アドレ
ス記憶回路１からのアドレス信号を受け、出力をセンス
アンプ７（ＳＥＮＳＥ　ＡＭＰＳ　ｌ１０ＧＡＴ　Ｉ　
ＮＧ　）に印加する。図中４は列選択デコーダ（ＲＯＷ
　ＤＥＣＯＤＥＲ）であり上記列アドレス記憶回路２の
出力を受ける。この列選択デコーダ４と上記センスアン
プ７はメモリセルアレー８（ＳＴＯＲＡＧＥ　ＡＲＲＥ
Ｙ）に接続されている。

行選択デコーダ３の出力がセンスアンプ７を介してメモ
リセル８に印加され、所定の行が選択される。また、列
選択デコーダ４の出力によってメモリセル８の所定の番
地が選択される。さらに、上記センスアンプ７を介して
、メモリセル８への書き込み又はメモリセル８からの読
み出しが行われる。図中５は行回路制御クロック発生器
（ＣＡＳＣＬＯＣＫ　ＧＥＮＥＲＡＴＯＲ）であり、ピ
ンＰ　ｌ　５の外部からの駆動信号ＣＡＳによって駆動
される。

このクロック発生器５から生じた信号（ＥＮＡＢＬＥ　
）によって上記行アドレス記憶回路１及び行選択デコー
ダ３並びに後述する出力回路９　（ＯＵＴ　ＰＵＴＬＡ
ＴＣＨＡＮＤ　ＢＵＦＦＥＲ）を起動するものである。

なお、このクロック発生器５から出力回路９に印加され
る禁止信号（ＤＩＳＡＢＬＥ）は書き込み時に出力回路
の動作を停止させるものである。

また、図中６は列回路制御クロック発生器（ＲＡＳＣＬ
ＯＣＫ　ＧＥＮＥＲＡＴＯＲ）であり、ピンＰＩ４の外
部からの駆動信号ＲＡＳにより駆動される。このクロッ
ク発生器６から生じた信号（′ＦＪＮＡＢＬＥ）によっ
て列アドレス記憶回路２及び列選択デコーダ４を起動す
る。図中１１は読み出し、書き込み制御回路であり、外
部からの駆動信号ＷＥによって駆動され、書き込み時に
はＷＥ＝低レベルとすることによって入力回路（ＤＡＴ
Ａ　ＩＮ　ＬＡＴＣＨ）を駆動し、ピンＰ、の外部から
のデータＤＩＮをセンスアンプ７に送出し、読み出し時
にはＷＥ−高レベルとすることによって入力回路１０の
動作を停止させ、センスアンプ７の信号を出力回路９に
印加させ、ピンＰＩ６からＤｏｕｔとして読み出すよう
にするものである。なお、ピンＰＩＯには負電源ＶＢＢ
、　Ｐ、、ニ＆ｉ正電源ｖＤＤ、　ｐＨ！ＩｃはＴＴＬ
（）ランジヌタ・トランジスタロジック）レベル電源ｖ
ＣＣ−Ｐ＋ｓにはＧＮＤ電位がそれぞれ接続されるもの
である。

以上構成のメモリの動作は次の通りである。

第２図は、上記回路の概略動作を説明するためのタイミ
ングチャートであろう先ず列選択ストローブ信号ＲＡＳの立下りの低レベル（
ＶＯＬ）によって、列選択信号クロック発生器６がスタ
ートし、列アドレス記憶回路２と列選択デコーダ４を駆
動する。このため、アドレス信号Ａ。−Ａ、の信号状態
によりメモリセル８内のいずれかの列が選択される（期
間ｔ、〜ｔ２）間）。次に、上記列ストローブ信号ＲＡ
Ｓより十分遅れて行ストローブ信号ＣＡＳをＶ。Ｌレベ
ルにすると、行回路制御用クロック発生器５がスタート
し、行アドレス記憶１、行選択デコーダ３を駆動する。

このため、アドレス信号Ａ。〜Ａ６の状態によりメモリ
セルアレー８内のいずれかの行が選択される（期間ｔ、
〜ｔ３の間）。これによりメモリセルアレー内の番地が
確定する。従って一次に制御回路１１に印加される信号
ＷＥを低レベルにすれば、入力回路１０が動作し入力デ
ータＤｘｉをセンスアンプ７を介して上記確定した番地
に印加し書き込み動作を行うことができ、又逆にＷＥを
高レベルにすると入力回路１０の動作が停止して、確定
した番地の記憶内容がセンスアンプ７に印加され、出力
回路９かも記憶内容なりｏｕｔとして読み出すことがで
きるものとなる。なお、上記第２図に示したタイミング
チャートにおけるＡｔ（以下アドレス信号Ａ。〜Ａ６を
総称してＡ１とする。）信号部の■印はｄ＝ｏｎ’ｔ　
ｃａｒｅ部分（どのような信号状態であってもよい部分
）を示す。

上記第１図に示した回路は例えば１６にビットメモリの
容量を有する回路として用いられるが。

かかる場合に必要なピン数は図から明らかなように１６
にピンである。しかし、より大容量のメモリにあっては
ピン数がさらに増大することになるから、共用できるビ
ンは共用し少しでもビン数を減少させることが実装密度
の向上の面からも望ましい。

したがって本発明の目的とするところは大容量メモリの
ビン数を少なくしてパッケージを小型化し全体としての
実装密度の向上を図ることにある。

上記目的を達成するための本発明の一実施例は。

アドレス入力信号の変化を検出して、それにより内部の
ＲＡＳ系及びＣＡＳ系クロック又はタイミング・パルス
を生成させることにより、外部からのタイミング・クロ
ックを不要とするものである。

第３Ａ図及び第３Ｂ図は本発明者が考えた例を示スブロ
ック線図とそのタイミングチャートである。

第３Ａ図に示すような例によれば、ＩＣ外部で形成され
た列ストローブ信号ＲＡＳを受ける遅延回路１２をＩＣ
２０内に設け、この出力を行ストローブ信号ＣＡＳとし
て使用するものである。すなわち、第３Ｂ図に示すタイ
ミングチャートのように２列ストローブ信号ｒτ１のＶ
。Ｌレベル時に列選択を行い、このＲＡＳ信号よりもｔ
。の期間だけ遅延した信号をＣＡ、　Ｓとして用いてそ
の低レベル時に行選択を行うものである。

このような実施例によると従来の回路に比してＣＡＳ信
号の入力ピン（第１図におけるピンＰ１．）を省略する
ことができるものとなる。

第４Ａ図及び第４Ｂ図は本発明者が考えた例を示す回路
図及びそのタイミングチャートであり、上記第３Ａ図及
び第３Ｂ図の改良に係るものである。すなわち、メモリ
を最高のスピードで使用する場合には、可能な限り列ア
ドレス群の次に速やかに行アドレス群が来ることが望ま
しく、かかる場合には上記第３Ａ図及び第３Ｂ図の如＜
ＲＡＳ入力からＣＡＳ　（内部発生パルス）まで一定（
第３Ｂ図の期間ｔ。）でもよいが、何らかの理由で行ア
ドレス群を遅らせなければならない事情が生じたときに
は上記第１の実施例では不都合である。

したがって、第４Ａ図のブロック線図は、ビンＰＩ４か
らの列アドレスストローブＲＡＳとアドレス信号Ａｏが
印加されるピンＰ１から得られる特殊な信号とを２人力
とする行アドレスストローブＣＡＳ発生回路１３をＩＣ
内部に設けて上記要請に適したストローブ信号ＣＡＳを
得るものとしている。このときに必要なことは、上記特
殊な信号はアドレス信号Ａｏ〜Ａ、のいずれか１つを利
用し、かつ、アドレス信号レベルとは異ったレベルを有
することが必要である。

このようにすれば、第４Ｂ図のタイミングチャートに示
すように、例えばアドレス信号群ＡＯ〜Ａ、のうち最初
のアドレスＡ。に特殊な信号（図中Ａ８１のす部分）を
予め組み込んでおくことによって、ＲＡＳ信号のＶ。Ｌ
レベル時に行選択を行い（期間ｔｏ−ｔ、の間）、それ
から所定の期間遅らせてＡ８１のφ部分が到来した時に
上記ＣＡＳ発生回路１３により行ストローブ信号ＣＡＳ
を発生させ１行選択を行うことができる（期間ｔ２〜ｔ
３の間）。したがって、上記アドレス信号群ＡＯ〜Ａ６
のいずれか（例えばＡ。）に便乗させる特殊な信号部（
図中φ部分）の到来時間を適′宜の長さに設定すること
によって所定の期間行選択動作を遅延させることができ
る。この期間の設定はＩＣ外部で自由にできる。したが
って、この実施例によれば上記第３Ａ、Ｂ図のものの効
果に加えて設計自由度が増すという効果をも有する。

ここで、上記特殊な信号とその検出回路の一例について
説明する。

第４Ｃ図が特殊な信号の一例を示すものであり、第４Ｄ
図及び第４Ｅ図はその信号の検出回路の一例を示すもの
である。

第４Ｃ図には−ＶＯＷ、またはＶ。ＨからＶＣＣを越え
ＶＤＤレベルに立上る正パルスＡｓｉ’ｒ（÷）と、■
ｏＬまたはＶ。１ＮからＧＮＤレベルを下まわりＶＢＢ
レベルに立下る負パルスＡｓ１ｎ（す）と、高インピー
ダンス（ｈｉｇｈ　ｉｍｐｅｄａｎｃｅ）状態の信号Ａ
ｓ１３（す）の３つの状態を示した。なお、図中φ部具
外のＸ、Ｙ部分はアドレス信号群を表わすものである。

そして、上記特殊な信号を決定するに当っては次の点に
注意しなければならない。

すなわち、アドレス人力Ａｉは通常ＴＴＬ（トランジス
タ・トランジスタ・ロジック）レベルが多いので、この
場合について考えると、ＴＴＬ出カッ高レベしＶ。Ｈと
低レベルＶ。ＬはＶｓｓ（ＧＮＤ＝Ｏｖ）とＶ。Ｃ（約
５ｖ）の間に存し、メモリにおいてはこの他にＶＤＤレ
ベル（約１２Ｖ）とＶＢＢレベル（約−５Ｖ）の電源が
用いられるものである。したがって上記各電位の関係は
次式（１）のようになっている。

ＶＢＢ＜ＶＢＢ＜ＶＯＬ＜ＶＯＨ＜ＶＣＣ＜ＶＤＤ　（
１）このことから、特殊な信号のレベルは通常のアドレ
ス信号と区別する必要があることと相まって。

ＶＤＤレベルに立上る信号（Ａｓ１ｌ　（φ））、又は
ＶＢＢレベルに立下る信号（Ａｓ１２　（す）、若しく
は高インピーダンスの信号でなければならない。

かかる特殊な信号を検知する回路の一例として第４Ｄ図
又は＠４Ｅ図に示すものが考えられる。

第４Ｄ図はＡ８１□又はＡｓ１２の特殊な信号を検知す
ることができる回路であり、ＶＤＤ電源とＶＢＢ電源と
の間に抵抗Ｒ１と絶縁ゲート型電界効果トランジスタ（
以下ＦＥＴと称す）Ｑｌを直列接続してなる。なお、こ
の入力端に印加される信号はアドレス記憶回路１７にも
印加されている。そ１７て、この回路に第４Ｃ図のＡ３
１ｌ信号が印加されるときはＦ　Ｅ　Ｔ　Ｑ　１はＰチ
ャンネル１’ｉ’ＥＴとし。

Ａｓ１２が印加されるときは、ＮチャンネルＦＥＴとす
ればよい。かかる構成によれば、Ａｓ１ｌの正パルスが
印加されるとＦＥＴＱ、はオフとなり、その出力ａ８１
はＶＤＴ）レベルになる。またＡｓ１２の負パルスが印
加された場合も同様である。この出力ａｓｉ　（ＶＤＤ
レベル）によって、行ストローブ信号ＣＡ８発生回路を
駆動することができる。

また、第４Ｅ図は上記Ａｓ１３の状態を検出することが
できる回路であり、ＶＤｒ）電源とＶＢＢ電源との間に
抵抗Ｒ２とＦ　ＥＴ　Ｑ　２を直列接続し、かつ、上記
Ｆ　ＥＴ　Ｑ　ｔのゲートと電源ＶＢＢ間に抵抗Ｒ３を
接続する。かかる回路によると、上記第４Ｃ図のＡｓ１
３信号が印加された場合、そのす部分で高インピーダン
ス状態となるため、抵抗Ｒ，によってＦＥＴＱ、のゲー
ト電位がＶＢＢ近くまで引き下げられ、Ｆ　Ｅ　Ｔ　Ｑ
　ｔがオフとなりその出力ａ８１はＶＤＤレベルとなる
。したがって所定の検出ができる。

第５Ａ図及び第５Ｂ図は本発明の実施例を示すものであ
る。

第５Ａ図は上記第４Ａ図の回路をさらに改良したもので
あり、アドレス信号と特殊な信号（４Ｉ）を有する信号
Ａ・を１つのアドレス用ピン（例えばア１ドレスＡ。用ピン）を介してＩＣ内部に設けられたＲＡ
Ｓ　、ττ１発生回路１４に印加するものである。この
発生回路１４には、上記第４Ｄ図に示したような負パル
ス検出回路と、遅延回路が設けられている。

第５Ｂ図は上記回路の動作説明のためのタイミングチャ
ートである。同図に示すように、１本のアドレスピンに
印加される信号Ａｓｉの負パルス（例えばＶＢＢレベル
）の到来時にＲＡＳ発生回路１４を駆動し、もって列ス
トローブ信号ＲＡＳを発生させる（期間１＋　）。次に
、上記信号発生回路１４内に設けられた遅延回路により
上記列ストローブ信号ｒＸ玉よりも遅延した行ストロー
ブ信号ｒτｌを発生させる（期間１２　）。これにより
。

期間ｔ　＋〜ｔ、の間で列選）択が、そして、期間ｔ２
〜ｔＩｌの間で行選択が行える。このようにすれば。

従来の方式に比べて、ＲＡＳとＣＡＳの２本のピンが省
略できるものとなる。

上記第５Ａ図及び第５Ｂ図の実施例によれば、列ストロ
ーブＲＡＳ発生から行ストローブＣＡＳ発生までの期間
（第５Ｂ図中ｔ、〜ｔ２の間）は遅延回路の設計値に基
づいて一定となる。したがって何らかの理由により行ア
ドレス群を遅らせなければならない事情が生じたときに
は不都合である。この点を改良したのが第６Ａ図及び第
６Ｂ図に示す実施例のものである。

すなわち、第６Ａ図はアドレス信号Ａ。と特殊な信号（
φ）を組合せた第１の信号Ａ８１を例えばアドレス信号
Ａ。が印加されるピンＰ、を介して列ストローブＲＡＳ
発生回路１５に印加するとともに。

他のアドレス信号Ａ、と特殊な信号（す）とを組合せた
第２の信号Ａｓｉ’を他のアドレス信号Ａ１のピンＰ２
を介して行ストローブＣＡＳ発生回路１６に印加するも
のとした。そして、上記信号Ａｓｉ＋Ａｓｉ’に含まれ
る特殊な信号としては前述第４Ｃ図に示した正パルス、
負パルス又は高インピーダンス状態を利用するものであ
り、また、ＲＡＳ。

ＣＡＳ発生回路には上記信号を検出する手段（例えば第
４Ｄ図、第４Ｅ図に示したような回路）が設けられてい
る。

第６Ｂ図は上記回路の動作説明のためのタイミングチャ
ートである。なお、以下の動作説明ではＡ８１．Ａ８ｉ
′の特殊な信号として負パルスを用いた場合を述べる。

先ず、第１の信号Ａ、ｉが負パルスになると、この負パ
ルスが印加されるＲＡＳ発生回路が動作し、列ストロー
ブ「τ１を発生する。このＲＡＳにより所定の列選択が
なされる（期間ｔ、ｚＦの間）。

次に第２の信号Ａｓｉ　’の負パルスが印加されるとＣ
ＡＳ発生回路が動作し行ストローブＣＡＳを発生する。

このＣＡＳにより所定の行選択がなされる（期間ｔ２〜
ｔ８の間）。かかる構成の実施例忙よれば上記第５Ａ、
Ｂ図に示した実施例の効果に加えて、第２の信号Ａｓｉ
’の負パルスの到来期間を変えることによって、列スト
ローブｒτｊ発生から行ストローブてτ玉発生迄の期間
を任意に遅らせることができるため設計自由度が増すと
いう効果をも有する。

第７図は、上記第６Ａ、Ｂ図に示した信号処理方式を実
際のメモリに適用した場合の具体的実施例を示す回路図
である。

図中一点鎖線で囲まれた部分２０がＩＣ内部であり、そ
の境界に存するＰ、〜ＰＩ４が外付用ピンである。ピン
Ｐ１〜Ｐ７にはアドレス信号Ａ。〜Ａ、が印加されるの
であるが、この実施例では特に、ピンＰＩ　にはアドレ
ス信号Ａｎ　とπτ１発生用の特殊信号を組合せた信号
Ａ８１を印加し、゛また。

ピンＰ２にはアドレス信号Ａ、とＣＡＳ発生用の特殊信
号とを組合せた信号Ａｓ　ｉ’を印加するものとした。

上記信号Ａ８１はピンＰ１を介してπ１１検出発生回路
１５　（ＲＡＳ　ＤＥＴＢＣＴＩＯＮ　ＣＩＲ−ＣＵＩ
Ｔ）に印加され、その出力ＲＡＳは列回路制御クロック
発生器６　（ＲＡＳ　ＣＬＯＣＫ　ＧＥＮＥＲＡＴＯＲ
）に印加される。一方、上記信号Ａ８ｉ′はピンＰ２を
介して正Ｘ下検出発生回路１６　（ＣＡＳ　ＤＥ−ＴＥ
ＣＴＩＯＮ　ＣＩＲＣＵＩＴ　）に印加され、その出力
ＣＡＳは行回路制御クロック発生器５（ＣＡＳＣＬＯＣ
Ｋ　ＧＥＮＥＲＡＴＯＲ）に印加される。また、アドレ
ス信号Ａｏ〜Ａ６はアドレス信号線（ＡＤ−ＤＲＥＳＳ
　ＢＵＳ）を介して行アドレス記憶回路１（ＣＯＬＵＭ
Ｎ　ＬＡＴＣＨ）及び列アドレス記憶回路２　（ＲＯＷ
　ＬＡＴＣＨ）にそれぞれ印加される。

そして、この列アドレス記憶回路１は上記列回路制御ク
ロック発生器５の出力によって駆動されるとともに、出
力を行選択デコーダ３　（ＣＯＬＵＭＮＤＥＣＯＤＥＲ
）に印加してなり１列アドレス記憶回路２は１列回路制
御クロック発生器６の出力によって駆動されるとともに
出力を列選択デコーダ４　（ＲＯＷ　ＤＥＣＯＤＥＲ）
に印加してなる。８はメモリセルアレー（５ＴＯＲＡＧ
Ｅ　ＡＲＲＡＹ）であり、上記列選択デコーダ４と行選
択デコーダ３によって所定の番地のメモリセルガ選ばれ
るものとなる。さらに、１１は読み出し、書き込み制御
回路であり、制御信号Ｗ１と列回路制御クロック発生器
５の出力に基づいて所定の信号を発生する。

１０は書き込み回路（ＤＡＴＡＩＮ　ＬＡＴＣＨ）であ
り、上記回路１１の信号に基づいてピンＰ、からのデー
タ（ＤｌＮ）をセンスアンプ７　（ＳＥＮＳＥＡＭＰＳ
　Ｉｌｏ　ＧＡＴＩＮＧ　）を介してメモリセルアレー
８内の所定のメモリセルにデータを書き込むものである
。９は出力回路（ＯＵＴＰＵＴ　ＬＡＴＣＨＡＮＤ　Ｂ
ＵＦＦＥＲ）であり、上記行回路制御クロック発生器５
の出力によって駆動され、センスアンプ７を介して所定
のメモリセルの記憶データを出力Ｄｏｕｔとして読み出
すことができるものである。なお、上記構成において、
書き込み動作は。

制御信号ＷＥを低レベルにすることによって制御回路１
１から入力回路に起動信号（５ＴＲＯＢＦ）を与え、入
力データＤＩＮをセンスアンプ７を介してメモリセルア
レー８内の確定した番地に印加することによって行われ
（このとき、出力回路９はクロック発生器５かもの禁止
信号（ＤＩＳＡＢＬＥ）によって動作停止となっている
）、読み出し動作は、制御信号Ｗ１を高レベルにするこ
とによってセンスアンプ７と出力回路９を介してメモリ
セルの記憶情報を出力Ｄｏｕｔに取り出すことによって
行われる（このとき、入力回路１０は制御回路１１の信
号によって動作しないものとされている。また、ピンＰ
ＩＯには負電源Ｖ　Ｂ　Ｂ　−ピンｐＨには正電源ＶＤ
Ｄ　−ピンＰＩ２にはＴＴＬレベル電源ＶＣＣ、ピンＰ
　Ｉ　ＲはＧＮＤがそれぞれ印加されている。

第８図は上記メモリの動作説明のためのタイミングチャ
ートである。以下同図とともに動作を説明する。なお、
以下の動作説明ではアドレス信号ＡｏとＡ、に組合され
た特殊な信号として負パルスの場合を対象とする。

先ずアドレス信号Ａ。印加用ピンＰ、に印加される信号
Ａ８１が負パルスになるとＲＡＳ検出発生回路１５が動
作しく期間１＋　）、列ストローブ信号ＲＡＳを発生す
る（期間１２　）。このＲＡＳによりクロック発生器６
が動作し、これによって列アドレス記憶回路２と列選択
デコーダ４が起動し。

メモリセルアレー８内の所定の列が選択される（期間ｔ
２〜ｔ３の間）。次にアドレス信号Ａ。

印加用ピンＰ２に印加される信号Ａｓｉ’が負パルスに
なるとＣτ１検出発生回路１６が動作しく期間ｔ、）１
行ストローブ信号ＣＡＳを発生する（期間ｔ４）。この
ＣＡＳによりクロック発生器５が動作し、これによって
行アドレス記憶回路１と行選択デコーダ３が起動し、メ
モリセルアレー８内の所定の行のメモリセルが選択され
る（期間ｔ４〜ｔ７の間）。このためメモリセルアレー
内の番地が指定される３、さらに、読み出し、書き込み
制御信号ＷＥを低レベルにすれば、入力回路１０が動作
し、入力信号ＤＩＮ（１ゝ１１、又は１１０１、）をセ
ンスアンプ７を介して上記確定した番地に書き込むこと
ができる（期間ｔ４〜ｔ、の間）。また。

上記制御信号ＷＥを高レベルのままにしておけば、出力
回路９が動作し、センスアンプ７を介して得られた指定
番地のデータを読み出すことができる（期間ｔ、〜ｔ、
の間）。

以上のように本発明によればＩＣの外付ピン数を少なく
することができ、大容量メモリであってもパッケージの
小型化実装密度の向上が図れるものとなる。

本発明はメモリに限らず、複数の外付ピンを有するＩＣ
に広く利用できるものである。

【図面の簡単な説明】

第１図は従来のＩＣメモリの一例を示すブロック線図、
第２図はそのタイミングチャート、第３Ａ図、　第４Ａ
図はそれぞれ本発明者が考えた例を示すブロック線図、
第３Ｂ図、１Ｊ４Ｂ図は上記例のタイミングチャート、
第４Ｃ図は上記例に用いられる特殊な信号の一例を示す
波形図、第４Ｄ図。第４Ｅ図は上記信号を検出する回路、第５Ａ図。第６Ａ図は、それぞれ本発明の一実施例を示すブロック
線図、第５Ｂ図、第６Ｂ図は上記実施例のタイミングチ
ャート、第７図は本発明の応用の一例を示すブロック線
図、第８図はそのタイミングチャートである。１．２・・・アドレス記憶回路、３．４・・・デコーダ
。５．６・・・クロック発生器、７・・・センスアンプ、
８・・・メモリセルアレー％９・・・出力回路、１０・
・・入力回路、１１・・・制御回路、１２・・・遅延回
路、１３・・・ＣＡＳ発生回路、１４〜１６・・・スト
ローブ信号検出発生回路、１７・・・アドレスバッファ
、２０・・・ＩＣ内部、Ｑ、、Ｑ、・・・ＦＥＴ、Ｒ＋
〜Ｒ３・・・抵抗。ミ１：　；餡１ヒ　ヒＩＭ　’ギ第　７　図Ｐ〃第　８　図５５１−

Claims

【特許請求の範囲】１、　アドレス信号の変化を検出して、それにもとづい
て内部のタイミング信号を作ることを特徴とする集積回
路メモリ装置。２、上記内部のタイミング信号として、内部ロウ・アド
レス・ストローブ信号を作ることを特徴とする特許モリ装置。３、上記アドレス信号の変化を検出するにあたり。ロウ・アドレス信号とカラム・アドレス信号の変化を別
個に検出することを特徴とする上記特許請求の範囲第１
項に記載の集積回路メモリ装置。