JPH0561714B2 - - Google Patents
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- Publication number
- JPH0561714B2 JPH0561714B2 JP62064670A JP6467087A JPH0561714B2 JP H0561714 B2 JPH0561714 B2 JP H0561714B2 JP 62064670 A JP62064670 A JP 62064670A JP 6467087 A JP6467087 A JP 6467087A JP H0561714 B2 JPH0561714 B2 JP H0561714B2
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- signal
- memory
- circuit
- address decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- -1 12...Delay circuit Substances 0.000 description 1
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ周辺回路、特に、アドレスデコ
ーダとメモリ共にプリチヤージ方式を採用したメ
モリ周辺回路に関する。
ーダとメモリ共にプリチヤージ方式を採用したメ
モリ周辺回路に関する。
従来、この種のメモリ周辺回路は、アドレスデ
コーダに入力するプリチヤージ信号線を遅延回路
の入力端子に接続し、この遅延回路の出力線の信
号をメモリのプリチヤージ信号入力端子に接続す
る構成になつていた。
コーダに入力するプリチヤージ信号線を遅延回路
の入力端子に接続し、この遅延回路の出力線の信
号をメモリのプリチヤージ信号入力端子に接続す
る構成になつていた。
第３図はこのような従来構成の一例を示す図で
ある。
ある。
第３図において、アドレスデコーダ４に入力す
るプリチヤージ信号線１は、アドレスデコーダ４
のプリチヤージ信号入力端子とインバータ８の入
力端子に接続しており、インバータ８の出力線は
抵抗９を介してインバータ１０の入力端子に接続
しており、又インバータ１０の入力端子と接地電
位との間にコンデンサ１１が接続している。さら
に、インバータ１０の出力であるROMのプリチ
ヤージ信号線３はROM６のプリチヤージ信号入
力端子に接続している。
るプリチヤージ信号線１は、アドレスデコーダ４
のプリチヤージ信号入力端子とインバータ８の入
力端子に接続しており、インバータ８の出力線は
抵抗９を介してインバータ１０の入力端子に接続
しており、又インバータ１０の入力端子と接地電
位との間にコンデンサ１１が接続している。さら
に、インバータ１０の出力であるROMのプリチ
ヤージ信号線３はROM６のプリチヤージ信号入
力端子に接続している。
一般に、アドレスデコーダとメモリ共にプリチ
ヤージ方式を採用したメモリでは、メモリアクセ
ス動作を保証するためには、アドレスデコーダの
出力が安定してからメモリのプリチヤージを解除
する必要があるので、アドレスデコーダに入力す
るプリチヤージは、アドレスデコーダの遅延時間
だけ遅延させてメモリに供給する必要がある。
ヤージ方式を採用したメモリでは、メモリアクセ
ス動作を保証するためには、アドレスデコーダの
出力が安定してからメモリのプリチヤージを解除
する必要があるので、アドレスデコーダに入力す
るプリチヤージは、アドレスデコーダの遅延時間
だけ遅延させてメモリに供給する必要がある。
第３図に示した例では、このための遅延回路を
インバータ８，１０と抵抗９とコンデンサ１１で
構成している。
インバータ８，１０と抵抗９とコンデンサ１１で
構成している。
上述した従来のメモリ周辺回路は、メモリに供
給されるプリチヤージ信号に与えるべき遅延を、
インバータ、抵抗、コンデンサ等から成る遅延回
路によつて発生させているため、得られた遅延時
間は、抵抗、コンデンサ容量、インバータのスレ
ツシヨルドの各値によつて決まる。
給されるプリチヤージ信号に与えるべき遅延を、
インバータ、抵抗、コンデンサ等から成る遅延回
路によつて発生させているため、得られた遅延時
間は、抵抗、コンデンサ容量、インバータのスレ
ツシヨルドの各値によつて決まる。
一方、メモリに供給されるプリチヤージ信号の
遅延時間はアドレスデコーダの遅延時間と同じで
あるのが最適であるが、遅延時間のバラツキを考
慮すると、遅延回路で得られる遅延時間をアドレ
スデコーダの遅延時間の少なくとも２倍以上に設
計せざるを得ないことが経験的に結論的にわか
る。
遅延時間はアドレスデコーダの遅延時間と同じで
あるのが最適であるが、遅延時間のバラツキを考
慮すると、遅延回路で得られる遅延時間をアドレ
スデコーダの遅延時間の少なくとも２倍以上に設
計せざるを得ないことが経験的に結論的にわか
る。
しかしながら、メモリのプリチヤージ信号を必
要以上に遅らせる事は、アドレスデコーダのプリ
チヤージを解除してから、メモリのプリチヤージ
解除し、メモリのアクセス動作（読み出し動作又
は書き込み動作）に要する時間を増大させる事に
つながり、メモリを高速に動作させる事が出来な
くなるという重大な問題を発生させる。
要以上に遅らせる事は、アドレスデコーダのプリ
チヤージを解除してから、メモリのプリチヤージ
解除し、メモリのアクセス動作（読み出し動作又
は書き込み動作）に要する時間を増大させる事に
つながり、メモリを高速に動作させる事が出来な
くなるという重大な問題を発生させる。
本発明のメモリ周辺回路は、外部から入力する
プリチヤージ信号に応答してアドレス選択信号を
メモリに供給するアドレスデコーダと、 アドレス選択信号を検出するゲート回路と、 上記プリチヤージ信号とゲート回路の出力信号
に応答してそれぞれセツトとリセツトがされる順
序回路 とを設け、順序回路の出力をメモリに対するプリ
チヤージ信号としたことを特徴とする。
プリチヤージ信号に応答してアドレス選択信号を
メモリに供給するアドレスデコーダと、 アドレス選択信号を検出するゲート回路と、 上記プリチヤージ信号とゲート回路の出力信号
に応答してそれぞれセツトとリセツトがされる順
序回路 とを設け、順序回路の出力をメモリに対するプリ
チヤージ信号としたことを特徴とする。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
第１図を参照すると、本実施例はROM６、ア
ドレスデコーダ４、順序回路１２およびゲート回
路７で構成されていることがわかる。
ドレスデコーダ４、順序回路１２およびゲート回
路７で構成されていることがわかる。
アドレスデコーダ４に入力するプリチヤージ信
号線１は、アドレスデコーダ４のプリチヤージ信
号入力端子と順序回路１２のセツト入力端子に接
続しており、アドレスデコーダ４の出力線、すな
わちアドレス選択信号線５は、ROM６のアドレ
ス選択信号入力端子とゲート回路７の入力端子に
接続している。又ゲート回路７の出力信号線は順
序回路１２のセツト入力端子に接続しており、順
序回路１２の出力信号線、すなわちROM６のプ
リチヤージ信号線３は、ROM６のプリチヤージ
信号入力端子に接続している。
号線１は、アドレスデコーダ４のプリチヤージ信
号入力端子と順序回路１２のセツト入力端子に接
続しており、アドレスデコーダ４の出力線、すな
わちアドレス選択信号線５は、ROM６のアドレ
ス選択信号入力端子とゲート回路７の入力端子に
接続している。又ゲート回路７の出力信号線は順
序回路１２のセツト入力端子に接続しており、順
序回路１２の出力信号線、すなわちROM６のプ
リチヤージ信号線３は、ROM６のプリチヤージ
信号入力端子に接続している。
次に、第２図を用いて、本実施例の動作につい
て説明する。
て説明する。
アドレスデコーダ４がプリチヤージ信号線１の
信号が“１”になると、アドレス選択信号線５の
信号は全て“１”になる。この為、ゲート回路７
の出力線の信号は“０”になり、順序回路１２の
リセツト入力端子の信号は“０”になる。
信号が“１”になると、アドレス選択信号線５の
信号は全て“１”になる。この為、ゲート回路７
の出力線の信号は“０”になり、順序回路１２の
リセツト入力端子の信号は“０”になる。
一方、順序回路１２のセツト入力端子の信号が
“１”であるため、順序回路１２の出力信号線、
すなわちROM６のプリチヤージ信号線３の信号
は“１”になり、ROM６はプリチヤージされ
る。
“１”であるため、順序回路１２の出力信号線、
すなわちROM６のプリチヤージ信号線３の信号
は“１”になり、ROM６はプリチヤージされ
る。
次に、アドレスデコーダ４のプリチヤージ信号
線１の信号が“０”になると、アドレスデコーダ
４はプリチヤージを解除され、アドレス入力信号
線２の信号状態により、アドレス選択信号線５の
内、１本の信号がアドレスデコーダ４の動作遅延
時間をもつて“０”になる。これにより、ゲート
回路７の出力線の信号は“１”になり、順序回路
１２はリセツトされ、ROM６のプリチヤージ信
号線３の信号は“０”になり、ROM６はプリチ
ヤージを解除される。
線１の信号が“０”になると、アドレスデコーダ
４はプリチヤージを解除され、アドレス入力信号
線２の信号状態により、アドレス選択信号線５の
内、１本の信号がアドレスデコーダ４の動作遅延
時間をもつて“０”になる。これにより、ゲート
回路７の出力線の信号は“１”になり、順序回路
１２はリセツトされ、ROM６のプリチヤージ信
号線３の信号は“０”になり、ROM６はプリチ
ヤージを解除される。
すなわち、ROM６は、アドレスデコーダ４の
プリチヤージ信号１の信号が“１”になるとただ
ちにプリチヤージされ、アドレスデコーダ４のプ
リチヤージ信号１の信号が“０”になるとアドレ
ス選択信号線５に出力信号が出た事をゲート回路
７で検知してからプリチヤージが解除されること
になる。
プリチヤージ信号１の信号が“１”になるとただ
ちにプリチヤージされ、アドレスデコーダ４のプ
リチヤージ信号１の信号が“０”になるとアドレ
ス選択信号線５に出力信号が出た事をゲート回路
７で検知してからプリチヤージが解除されること
になる。
以上説明したように、本発明はアドレスデコー
ダからアドレス信号が出た事をゲート回路により
検知してから、メモリのプリチヤージを解除する
構成としたため、遅延回路が不要になり、メモリ
を高速に動作させる事が出来る効果がある。
ダからアドレス信号が出た事をゲート回路により
検知してから、メモリのプリチヤージを解除する
構成としたため、遅延回路が不要になり、メモリ
を高速に動作させる事が出来る効果がある。
さらに、IC化設計に関しては、（抵抗やコンデ
ンサから成る）遅延回路の設計が不要になるた
め、素子の設計が容易にあり、又、素子の配置・
配線（レイアウト設計）上も特に注意を払う必要
が無い為、設計が極めて容易になるという効果が
ある。
ンサから成る）遅延回路の設計が不要になるた
め、素子の設計が容易にあり、又、素子の配置・
配線（レイアウト設計）上も特に注意を払う必要
が無い為、設計が極めて容易になるという効果が
ある。
第１図は本発明の一実施例の回路図、第２図は
本実施例の動作タイミング図および第３図は従来
例をそれぞれ示す。 １，３…プリチヤージ信号線、２…アドレス入
力信号、４…アドレスデコーダ、５…アドレス選
択信号線、６…ROM、７…ゲート回路、８，１
０…インバータ、９…抵抗、１１…コンデンサ、
１２…遅延回路、PC，PC′…プリチヤージ入力端
子。
本実施例の動作タイミング図および第３図は従来
例をそれぞれ示す。 １，３…プリチヤージ信号線、２…アドレス入
力信号、４…アドレスデコーダ、５…アドレス選
択信号線、６…ROM、７…ゲート回路、８，１
０…インバータ、９…抵抗、１１…コンデンサ、
１２…遅延回路、PC，PC′…プリチヤージ入力端
子。
Claims (1)
- 【特許請求の範囲】 １ 外部から入力するプリチヤージ信号に応答し
てアドレス選択信号をメモリ供給するアドレスデ
コーダと、 前記アドレス選択信号を検出するゲート回路
と、 前記プリチヤージ信号と前記ゲート回路の出力
信号に応答してそれぞれセツトとリセツトがされ
る順序回路 とを設け、該順序回路の出力を前記メモリに対す
るプリチヤージ信号としたことを特徴とするメモ
リ周辺回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064670A JPS63229690A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064670A JPS63229690A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229690A JPS63229690A (ja) | 1988-09-26 |
| JPH0561714B2 true JPH0561714B2 (ja) | 1993-09-06 |
Family
ID=13264851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064670A Granted JPS63229690A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229690A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2663702B2 (ja) * | 1990-10-19 | 1997-10-15 | 日本電気株式会社 | Ｃｍｏｓスタチックメモリ |
| KR100309466B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 메모리의 어드레스천이검출제어장치 |
-
1987
- 1987-03-18 JP JP62064670A patent/JPS63229690A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63229690A (ja) | 1988-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |