JPH08315571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08315571A JPH08315571A JP7121508A JP12150895A JPH08315571A JP H08315571 A JPH08315571 A JP H08315571A JP 7121508 A JP7121508 A JP 7121508A JP 12150895 A JP12150895 A JP 12150895A JP H08315571 A JPH08315571 A JP H08315571A
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- strobe signal
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Abstract
(57)【要約】
【目的】 ローアドレスストローブ信号（以下、／ＲＡ
Ｓ信号と記す）の入力部に入力回路と遅延回路を内蔵し
たノイズ除去回路を有しつつ、／ＲＡＳ信号とコラムア
ドレスストローブ信号（以下、／ＣＡＳ信号と記す）と
の間のタイミング規定に従って動作させたときの誤動作
を防止する。 【構成】 ／ＲＡＳ信号が入力される入力回路１と、入
力回路１の出力信号を所定時間遅延する遅延回路３と入
力回路１の出力信号および遅延回路２７の出力信号の論
理積をとるＮＡＮＤ回路路２６とからなり入力回路１の
出力信号がアクティブのときの非アクティブのノイズ成
分を除去するノイズ除去回路３とを備え、遅延回路２７
の出力信号を／ＣＡＳ信号がアクティブのときはそのま
まＮＡＮＤ回路２６に入力し、／ＣＡＳ信号が非アクテ
ィブのときは遅延回路２７の出力信号にかかわらず常時
アクティブの信号をＮＡＮＤ回路２６に入力する。
Ｓ信号と記す）の入力部に入力回路と遅延回路を内蔵し
たノイズ除去回路を有しつつ、／ＲＡＳ信号とコラムア
ドレスストローブ信号（以下、／ＣＡＳ信号と記す）と
の間のタイミング規定に従って動作させたときの誤動作
を防止する。 【構成】 ／ＲＡＳ信号が入力される入力回路１と、入
力回路１の出力信号を所定時間遅延する遅延回路３と入
力回路１の出力信号および遅延回路２７の出力信号の論
理積をとるＮＡＮＤ回路路２６とからなり入力回路１の
出力信号がアクティブのときの非アクティブのノイズ成
分を除去するノイズ除去回路３とを備え、遅延回路２７
の出力信号を／ＣＡＳ信号がアクティブのときはそのま
まＮＡＮＤ回路２６に入力し、／ＣＡＳ信号が非アクテ
ィブのときは遅延回路２７の出力信号にかかわらず常時
アクティブの信号をＮＡＮＤ回路２６に入力する。
Description
【０００１】
【産業上の利用分野】この発明はノイズ除去機能を持つ
ローアドレスストローブ信号の入力回路を有する半導体
記憶装置に関するものである。
ローアドレスストローブ信号の入力回路を有する半導体
記憶装置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置の高集積化・高密
度化が進み、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の高集積化・高密度化には目覚まし
いものがある。ところで、ＤＲＡＭは低価格であること
から、安価なシステムに用いられることが多く、様々な
ノイズに対して耐性を高めておく必要がある。
度化が進み、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の高集積化・高密度化には目覚まし
いものがある。ところで、ＤＲＡＭは低価格であること
から、安価なシステムに用いられることが多く、様々な
ノイズに対して耐性を高めておく必要がある。
【０００３】図３は従来の半導体記憶装置（ＤＲＡＭ）
における外部クロック信号であるローアドレスストロー
ブ信号の入力部分を示す回路図であり、図４は図３の回
路の動作を説明するための信号波形図である。図３にお
いて、／ＲＡＳはＬアクティブのローアドレスストロー
ブ信号である。１はローアドレスストローブ信号／ＲＡ
Ｓが入力される入力回路であり、２個のＰチャネルＭＯ
ＳＦＥＴ１１，１２と３個のＮチャネルＭＯＳＦＥＴ１
３〜１５とインバータ１６，１７とからなり、ＴＴＬレ
ベルなどで入力された外部信号を整形する機能を有して
いる。２はノイズなどの微小パルスを取り除くためのノ
イズ除去回路であり、入力回路１の出力信号を反転する
インバータ２１、インバータ２１の出力信号を所定時間
遅延させる遅延回路２２を構成するインバータ２３，２
４およびコンデンサ２５、インバータ２１の出力信号と
遅延回路２２の出力信号（インバータ２５の出力信号）
との否定論理積をとるＮＡＮＤ回路２６とからなり、入
力回路１の出力信号のアクティブ期間中の非アクティブ
のノイズ成分を除去する。ＲＡＳ１，ＲＡＳ２はそれぞ
れ内部ノードであり、ＲＡＳ１は入力回路１の出力端で
あり、ＲＡＳ２はノイズ除去回路２の出力端である。
における外部クロック信号であるローアドレスストロー
ブ信号の入力部分を示す回路図であり、図４は図３の回
路の動作を説明するための信号波形図である。図３にお
いて、／ＲＡＳはＬアクティブのローアドレスストロー
ブ信号である。１はローアドレスストローブ信号／ＲＡ
Ｓが入力される入力回路であり、２個のＰチャネルＭＯ
ＳＦＥＴ１１，１２と３個のＮチャネルＭＯＳＦＥＴ１
３〜１５とインバータ１６，１７とからなり、ＴＴＬレ
ベルなどで入力された外部信号を整形する機能を有して
いる。２はノイズなどの微小パルスを取り除くためのノ
イズ除去回路であり、入力回路１の出力信号を反転する
インバータ２１、インバータ２１の出力信号を所定時間
遅延させる遅延回路２２を構成するインバータ２３，２
４およびコンデンサ２５、インバータ２１の出力信号と
遅延回路２２の出力信号（インバータ２５の出力信号）
との否定論理積をとるＮＡＮＤ回路２６とからなり、入
力回路１の出力信号のアクティブ期間中の非アクティブ
のノイズ成分を除去する。ＲＡＳ１，ＲＡＳ２はそれぞ
れ内部ノードであり、ＲＡＳ１は入力回路１の出力端で
あり、ＲＡＳ２はノイズ除去回路２の出力端である。
【０００４】以下に、図３および図４を用いて、従来の
半導体記憶装置において、ローアドレスストローブ信号
／ＲＡＳが論理レベル「Ｌ（アクティブ）」時に「Ｈ」
レベルのパルス状ノイズが入った場合の動作について説
明する。まず、ローアドレスストローブ信号／ＲＡＳが
「Ｌ」レベル時は、内部ノードＲＡＳ１，ＲＡＳ２とも
に「Ｈ」レベルである。
半導体記憶装置において、ローアドレスストローブ信号
／ＲＡＳが論理レベル「Ｌ（アクティブ）」時に「Ｈ」
レベルのパルス状ノイズが入った場合の動作について説
明する。まず、ローアドレスストローブ信号／ＲＡＳが
「Ｌ」レベル時は、内部ノードＲＡＳ１，ＲＡＳ２とも
に「Ｈ」レベルである。
【０００５】つぎに、ローアドレスストローブ信号／Ｒ
ＡＳが「Ｌ」の状態で半導体記憶装置の外部または半導
体記憶装置の内部で発生したノイズによって、数ｎｓ程
度のパルス幅の凸パルスが入ると、内部ノードＲＡＳ１
には同じパルス幅の凹パルスが伝わるが、ノイズ除去回
路２によって、遅延回路２２の遅延時間より短いパルス
幅のノイズは消え、内部ノードＲＡＳ２は「Ｈ」レベル
が保たれ、内部回路（図示せず）にノイズが伝わるのを
防ぐことができる。
ＡＳが「Ｌ」の状態で半導体記憶装置の外部または半導
体記憶装置の内部で発生したノイズによって、数ｎｓ程
度のパルス幅の凸パルスが入ると、内部ノードＲＡＳ１
には同じパルス幅の凹パルスが伝わるが、ノイズ除去回
路２によって、遅延回路２２の遅延時間より短いパルス
幅のノイズは消え、内部ノードＲＡＳ２は「Ｈ」レベル
が保たれ、内部回路（図示せず）にノイズが伝わるのを
防ぐことができる。
【０００６】ところで、半導体記憶装置には様々なタイ
ミング規定があり、その中に図５に示すように、ローア
ドレスストローブ信号／ＲＡＳが「Ｌ（アクティブ）」
レベルから「Ｈ（非アクティブ）」レベルに遷移してか
らコラムアドレスストローブ信号／ＣＡＳが「Ｈ（非ア
クティブ）」レベルから「Ｌ（アクティブ）」レベルに
遷移するまでの時間規定があり、その時間は一般に／Ｒ
ＡＳプリチャージからの／ＣＡＳアクティブ時間ｔRPC
という名称で呼ばれている。
ミング規定があり、その中に図５に示すように、ローア
ドレスストローブ信号／ＲＡＳが「Ｌ（アクティブ）」
レベルから「Ｈ（非アクティブ）」レベルに遷移してか
らコラムアドレスストローブ信号／ＣＡＳが「Ｈ（非ア
クティブ）」レベルから「Ｌ（アクティブ）」レベルに
遷移するまでの時間規定があり、その時間は一般に／Ｒ
ＡＳプリチャージからの／ＣＡＳアクティブ時間ｔRPC
という名称で呼ばれている。
【０００７】通常、ｔRPC は最小５ｎｓと規定されてお
り、少なくともローアドレスストローブ信号／ＲＡＳが
「Ｈ」になってから５ｎｓ後にコラムアドレスストロー
ブ信号／ＣＡＳが「Ｌ」になっても正常に動作する必要
がある。
り、少なくともローアドレスストローブ信号／ＲＡＳが
「Ｈ」になってから５ｎｓ後にコラムアドレスストロー
ブ信号／ＣＡＳが「Ｌ」になっても正常に動作する必要
がある。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たようにローアドレスストローブ信号／ＲＡＳの入力部
には、入力回路１に遅延回路２２を含むノイズ除去回路
２が付加されているため、ローアドレスストローブ信号
／ＲＡＳが「Ｈ」になってから内部ノードＲＡＳ２が
「Ｌ」になるまでに３ｎｓ〜４ｎｓの時間がかかり、内
部回路がローアドレスストローブ信号／ＲＡＳが「Ｈ」
レベルになったことを認識するのが遅れる。そのため、
ローアドレスストローブ信号／ＲＡＳとコラムアドレス
ストローブ信号／ＣＡＳとの間のタイミング規定ｔRPC
に沿って、コラムアドレスストローブ信号／ＣＡＳを
「Ｌ」レベルにすると、内部回路がローアドレスストロ
ーブ信号／ＲＡＳが「Ｈ」レベルになったことを認識し
た後コラムアドレスストローブ信号／ＣＡＳが「Ｌ」レ
ベルになるまでに、１〜２ｎｓしかないこととなり、誤
動作する可能性があるという問題点があった。
たようにローアドレスストローブ信号／ＲＡＳの入力部
には、入力回路１に遅延回路２２を含むノイズ除去回路
２が付加されているため、ローアドレスストローブ信号
／ＲＡＳが「Ｈ」になってから内部ノードＲＡＳ２が
「Ｌ」になるまでに３ｎｓ〜４ｎｓの時間がかかり、内
部回路がローアドレスストローブ信号／ＲＡＳが「Ｈ」
レベルになったことを認識するのが遅れる。そのため、
ローアドレスストローブ信号／ＲＡＳとコラムアドレス
ストローブ信号／ＣＡＳとの間のタイミング規定ｔRPC
に沿って、コラムアドレスストローブ信号／ＣＡＳを
「Ｌ」レベルにすると、内部回路がローアドレスストロ
ーブ信号／ＲＡＳが「Ｈ」レベルになったことを認識し
た後コラムアドレスストローブ信号／ＣＡＳが「Ｌ」レ
ベルになるまでに、１〜２ｎｓしかないこととなり、誤
動作する可能性があるという問題点があった。
【０００９】したがって、この発明の目的は、ローアド
レスストローブ信号の入力部に入力回路と遅延回路を内
蔵したノイズ除去回路を有しつつ、ローアドレスストロ
ーブ信号とコラムアドレスストローブ信号との間のタイ
ミング規定に従って動作させたときに誤動作をすること
がない半導体記憶装置を提供することである。
レスストローブ信号の入力部に入力回路と遅延回路を内
蔵したノイズ除去回路を有しつつ、ローアドレスストロ
ーブ信号とコラムアドレスストローブ信号との間のタイ
ミング規定に従って動作させたときに誤動作をすること
がない半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、ローアドレスストローブ信号が入力される入力回
路と、入力回路の出力信号を所定時間遅延する遅延回路
と入力回路の出力信号および遅延回路の出力信号の論理
積をとる論理積回路とからなり入力回路の出力信号がア
クティブのときの非アクティブのノイズ成分を除去する
ノイズ除去回路とを備え、遅延回路の出力信号をコラム
アドレスストローブ信号がアクティブのときはそのまま
論理積回路に入力し、コラムアドレスストローブ信号が
非アクティブのときは遅延回路の出力信号にかかわらず
常時アクティブの信号を論理積回路に入力するようにす
る。
置は、ローアドレスストローブ信号が入力される入力回
路と、入力回路の出力信号を所定時間遅延する遅延回路
と入力回路の出力信号および遅延回路の出力信号の論理
積をとる論理積回路とからなり入力回路の出力信号がア
クティブのときの非アクティブのノイズ成分を除去する
ノイズ除去回路とを備え、遅延回路の出力信号をコラム
アドレスストローブ信号がアクティブのときはそのまま
論理積回路に入力し、コラムアドレスストローブ信号が
非アクティブのときは遅延回路の出力信号にかかわらず
常時アクティブの信号を論理積回路に入力するようにす
る。
【００１１】
【作用】この発明の構成によれば、コラムアドレススト
ローブ信号がアクティブ（「Ｌ」レベル）のときはノイ
ズ除去回路が微小パルス幅のノイズを取り除くように機
能し、コラムアドレスストローブ信号が非アクティブ
（「Ｈ」レベル）のときはノイズ除去回路の微小パルス
幅のノイズを取り除く機能が停止するとともに、遅延回
路による遅延がなくなる。
ローブ信号がアクティブ（「Ｌ」レベル）のときはノイ
ズ除去回路が微小パルス幅のノイズを取り除くように機
能し、コラムアドレスストローブ信号が非アクティブ
（「Ｈ」レベル）のときはノイズ除去回路の微小パルス
幅のノイズを取り除く機能が停止するとともに、遅延回
路による遅延がなくなる。
【００１２】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１はこの発明の一実施例の半導体記憶装
置（ＤＲＡＭ）における外部クロック信号であるローア
ドレスストローブ信号の入力部分を示す回路図であり、
図２は図１の回路の動作を説明するための信号波形図で
ある。図１において、／ＲＡＳはＬアクティブのローア
ドレスストローブ信号である。１はローアドレスストロ
ーブ信号／ＲＡＳが入力される入力回路であり、２個の
ＰチャネルＭＯＳＦＥＴ１１，１２と３個のＮチャネル
ＭＯＳＦＥＴ１３〜１５とインバータ１６，１７とから
なり、ＴＴＬレベルなどで入力された外部信号を整形す
る機能を有している。３はノイズなどの微小パルスを取
り除くためのノイズ除去回路であり、入力回路１の出力
信号を反転するインバータ２１、インバータ２１の出力
信号を所定時間遅延させる遅延回路２７を構成するイン
バータ２３，コンデンサ２５およびＮＡＮＤ回路２８、
インバータ２１の出力信号と遅延回路２２の出力信号
（ＮＡＮＤ回路２８の出力信号）との否定論理積をとる
ＮＡＮＤ回路２６とからなり入力回路１の出力信号のア
クティブ期間中の非アクティブのノイズ成分を除去す
る。ＲＡＳ１，ＲＡＳ２はそれぞれ内部ノードであり、
ＲＡＳ１は入力回路１の出力端であり、ＲＡＳ２はノイ
ズ除去回路３の出力端である。また、ＣＡＳ１はコラム
アドレスストローブ信号／ＣＡＳから発生させた制御信
号であり、コラムアドレスストローブ信号／ＣＡＳと逆
相関係にあり、上記制御信号ＣＡＳ１によりノイズ除去
回路３の動作が制御される。つまり、制御信号ＣＡＳ１
が「Ｈ」レベルのときに、ノイズ除去回路３が従来例と
同じノイズ除去動作を行い、制御信号ＣＡＳ１が「Ｌ」
レベルのときに、インバータ２１の出力に係わらずＮＡ
ＮＤ回路２６に常に「Ｈ」レベルの信号を供給すること
によりノイズ除去動作が停止する。
ら説明する。図１はこの発明の一実施例の半導体記憶装
置（ＤＲＡＭ）における外部クロック信号であるローア
ドレスストローブ信号の入力部分を示す回路図であり、
図２は図１の回路の動作を説明するための信号波形図で
ある。図１において、／ＲＡＳはＬアクティブのローア
ドレスストローブ信号である。１はローアドレスストロ
ーブ信号／ＲＡＳが入力される入力回路であり、２個の
ＰチャネルＭＯＳＦＥＴ１１，１２と３個のＮチャネル
ＭＯＳＦＥＴ１３〜１５とインバータ１６，１７とから
なり、ＴＴＬレベルなどで入力された外部信号を整形す
る機能を有している。３はノイズなどの微小パルスを取
り除くためのノイズ除去回路であり、入力回路１の出力
信号を反転するインバータ２１、インバータ２１の出力
信号を所定時間遅延させる遅延回路２７を構成するイン
バータ２３，コンデンサ２５およびＮＡＮＤ回路２８、
インバータ２１の出力信号と遅延回路２２の出力信号
（ＮＡＮＤ回路２８の出力信号）との否定論理積をとる
ＮＡＮＤ回路２６とからなり入力回路１の出力信号のア
クティブ期間中の非アクティブのノイズ成分を除去す
る。ＲＡＳ１，ＲＡＳ２はそれぞれ内部ノードであり、
ＲＡＳ１は入力回路１の出力端であり、ＲＡＳ２はノイ
ズ除去回路３の出力端である。また、ＣＡＳ１はコラム
アドレスストローブ信号／ＣＡＳから発生させた制御信
号であり、コラムアドレスストローブ信号／ＣＡＳと逆
相関係にあり、上記制御信号ＣＡＳ１によりノイズ除去
回路３の動作が制御される。つまり、制御信号ＣＡＳ１
が「Ｈ」レベルのときに、ノイズ除去回路３が従来例と
同じノイズ除去動作を行い、制御信号ＣＡＳ１が「Ｌ」
レベルのときに、インバータ２１の出力に係わらずＮＡ
ＮＤ回路２６に常に「Ｈ」レベルの信号を供給すること
によりノイズ除去動作が停止する。
【００１３】以下に、図１および図２を用いて、この実
施例の半導体記憶装置の動作について説明する。この半
導体記憶装置では、コラムアドレスストローブ信号／Ｃ
ＡＳが「Ｌ」レベルであり外部データの入出力動作を行
う可能性のある時は、ローアドレスストローブ信号／Ｒ
ＡＳの入力部のノイズ除去回路３がノイズを取り除くよ
うに機能させ、一方コラムアドレスストローブ信号／Ｃ
ＡＳが「Ｈ」レベルであり外部データの入出力動作を行
わない時は、ローアドレスストローブ信号／ＲＡＳの入
力部のノイズ除去回路３のノイズを取り除く機能を停止
させる。
施例の半導体記憶装置の動作について説明する。この半
導体記憶装置では、コラムアドレスストローブ信号／Ｃ
ＡＳが「Ｌ」レベルであり外部データの入出力動作を行
う可能性のある時は、ローアドレスストローブ信号／Ｒ
ＡＳの入力部のノイズ除去回路３がノイズを取り除くよ
うに機能させ、一方コラムアドレスストローブ信号／Ｃ
ＡＳが「Ｈ」レベルであり外部データの入出力動作を行
わない時は、ローアドレスストローブ信号／ＲＡＳの入
力部のノイズ除去回路３のノイズを取り除く機能を停止
させる。
【００１４】ところでタイミング規定ｔRPC ではローア
ドレスストローブ信号／ＲＡＳが「Ｌ」レベルから
「Ｈ」レベルに遷移した後、コラムアドレスストローブ
信号／ＣＡＳが「Ｈ」レベルから「Ｌ」レベルに遷移す
るのであるから、ローアドレスストローブ信号／ＲＡＳ
が「Ｌ」レベルから「Ｈ」レベルへ遷移する時はコラム
アドレスストローブ信号／ＣＡＳは「Ｈ」レベルである
ため、ローアドレスストローブ信号／ＲＡＳの入力部の
ノイズ除去回路３のノイズ吸収機能は停止しているの
で、ローアドレスストローブ信号／ＲＡＳが「Ｌ」レベ
ルから「Ｈ」レベルに遷移しても内部ノードＲＡＳ２で
のノイズ除去回路３による遅延は無く、タイミング規定
ｔRPC に悪影響を与えることはなく、設計余裕のある回
路が得られる。
ドレスストローブ信号／ＲＡＳが「Ｌ」レベルから
「Ｈ」レベルに遷移した後、コラムアドレスストローブ
信号／ＣＡＳが「Ｈ」レベルから「Ｌ」レベルに遷移す
るのであるから、ローアドレスストローブ信号／ＲＡＳ
が「Ｌ」レベルから「Ｈ」レベルへ遷移する時はコラム
アドレスストローブ信号／ＣＡＳは「Ｈ」レベルである
ため、ローアドレスストローブ信号／ＲＡＳの入力部の
ノイズ除去回路３のノイズ吸収機能は停止しているの
で、ローアドレスストローブ信号／ＲＡＳが「Ｌ」レベ
ルから「Ｈ」レベルに遷移しても内部ノードＲＡＳ２で
のノイズ除去回路３による遅延は無く、タイミング規定
ｔRPC に悪影響を与えることはなく、設計余裕のある回
路が得られる。
【００１５】以下、動作を詳細に説明する。まずローア
ドレスストローブ信号／ＲＡＳおよびコラムアドレスス
トローブ信号／ＣＡＳがともに「Ｌ」レベルである場合
は、ローアドレスストローブ信号／ＲＡＳに凸パルスが
入ったときに、内部ノードＲＡＳ１には凹パルスが伝わ
るが、内部ノードＣＡＳ１が「Ｈ」であるので、ＮＡＮ
Ｄ回路２８はインバータ２３およびコンデンサ２５から
見ればインバータ動作になり、従来例と同様にノイズ除
去回路３のノイズ吸収機能が働き、内部ノードＲＡＳ２
は「Ｈ」レベルが保持される。
ドレスストローブ信号／ＲＡＳおよびコラムアドレスス
トローブ信号／ＣＡＳがともに「Ｌ」レベルである場合
は、ローアドレスストローブ信号／ＲＡＳに凸パルスが
入ったときに、内部ノードＲＡＳ１には凹パルスが伝わ
るが、内部ノードＣＡＳ１が「Ｈ」であるので、ＮＡＮ
Ｄ回路２８はインバータ２３およびコンデンサ２５から
見ればインバータ動作になり、従来例と同様にノイズ除
去回路３のノイズ吸収機能が働き、内部ノードＲＡＳ２
は「Ｈ」レベルが保持される。
【００１６】つぎに、コラムアドレスストローブ信号／
ＣＡＳが「Ｈ」レベルである場合、ローアドレスストロ
ーブ信号／ＲＡＳが「Ｌ」レベルから「Ｈ」レベルに遷
移しても、内部ノードＣＡＳ１が「Ｌ」レベルであり、
ＮＡＮＤ回路２８の出力はインバータ２３の出力に係わ
らず「Ｈ」レベルを保ち、ＮＡＮＤ回路２６はインバー
タ２１から見ればインバータとなり、ノイズ除去回路３
のノイズ吸収機能は機能せず、内部ノードＲＡＳ２は少
ない遅延で「Ｈ」レベルから「Ｌ」レベルに遷移するの
で、タイミング規定ｔRPC にほとんど影響を与えない。
ＣＡＳが「Ｈ」レベルである場合、ローアドレスストロ
ーブ信号／ＲＡＳが「Ｌ」レベルから「Ｈ」レベルに遷
移しても、内部ノードＣＡＳ１が「Ｌ」レベルであり、
ＮＡＮＤ回路２８の出力はインバータ２３の出力に係わ
らず「Ｈ」レベルを保ち、ＮＡＮＤ回路２６はインバー
タ２１から見ればインバータとなり、ノイズ除去回路３
のノイズ吸収機能は機能せず、内部ノードＲＡＳ２は少
ない遅延で「Ｈ」レベルから「Ｌ」レベルに遷移するの
で、タイミング規定ｔRPC にほとんど影響を与えない。
【００１７】なお、上記実施例では、コラムアドレスス
トローブ信号／ＣＡＳが「Ｈ」レベルの時にローアドレ
スストローブ信号／ＲＡＳに凸パルスノイズが入ると、
ノイズ除去回路３のノイズ吸収機能が働かず、ノイズが
内部ノードＲＡＳ２まで伝わってしまうが、実際上はノ
イズはデータ出力回路が動作しているときに発生しやす
く、コラムアドレスストローブ信号／ＣＡＳが「Ｈ」で
あればデータ出力回路は動作せず、出力データからのノ
イズは発生しないので問題にはならない。
トローブ信号／ＣＡＳが「Ｈ」レベルの時にローアドレ
スストローブ信号／ＲＡＳに凸パルスノイズが入ると、
ノイズ除去回路３のノイズ吸収機能が働かず、ノイズが
内部ノードＲＡＳ２まで伝わってしまうが、実際上はノ
イズはデータ出力回路が動作しているときに発生しやす
く、コラムアドレスストローブ信号／ＣＡＳが「Ｈ」で
あればデータ出力回路は動作せず、出力データからのノ
イズは発生しないので問題にはならない。
【００１８】この実施例の半導体記憶装置は、コラムア
ドレスストローブ信号／ＣＡＳがアクティブ（「Ｌ」レ
ベル）のときはノイズ除去回路３が微小パルス幅のノイ
ズを取り除くように機能し、コラムアドレスストローブ
信号が非アクティブ（「Ｈ」レベル）のときはノイズ除
去回路の微小パルス幅のノイズを取り除く機能を停止さ
せるとともに、遅延回路による遅延をなくすようにした
ので、ノイズ耐性に優れ、かつタイミング規定ｔRPC に
対して設計余裕の大きい半導体記憶装置が得られ、その
実用的効果は極めて大きい。
ドレスストローブ信号／ＣＡＳがアクティブ（「Ｌ」レ
ベル）のときはノイズ除去回路３が微小パルス幅のノイ
ズを取り除くように機能し、コラムアドレスストローブ
信号が非アクティブ（「Ｈ」レベル）のときはノイズ除
去回路の微小パルス幅のノイズを取り除く機能を停止さ
せるとともに、遅延回路による遅延をなくすようにした
ので、ノイズ耐性に優れ、かつタイミング規定ｔRPC に
対して設計余裕の大きい半導体記憶装置が得られ、その
実用的効果は極めて大きい。
【００１９】
【発明の効果】以上のように、この発明によれば、コラ
ムアドレスストローブ信号がアクティブのときはノイズ
除去回路が微小パルス幅のノイズを取り除くように機能
し、コラムアドレスストローブ信号が非アクティブのと
きはノイズ除去回路の微小パルス幅のノイズを取り除く
機能を停止させるとともに、遅延回路による遅延をなく
すようにしたので、ノイズ耐性に優れ、かつローアドレ
スストローブ信号とコラムアドレスストローブ信号との
間のタイミング規定に対して設計余裕の大きい半導体記
憶装置が得られ、その実用的効果は極めて大きい。
ムアドレスストローブ信号がアクティブのときはノイズ
除去回路が微小パルス幅のノイズを取り除くように機能
し、コラムアドレスストローブ信号が非アクティブのと
きはノイズ除去回路の微小パルス幅のノイズを取り除く
機能を停止させるとともに、遅延回路による遅延をなく
すようにしたので、ノイズ耐性に優れ、かつローアドレ
スストローブ信号とコラムアドレスストローブ信号との
間のタイミング規定に対して設計余裕の大きい半導体記
憶装置が得られ、その実用的効果は極めて大きい。
【図１】この発明の半導体記憶装置であるノイズ除去機
能を有する入力回路の一実施例を示す図である。
能を有する入力回路の一実施例を示す図である。
【図２】図１の回路動作を説明するための信号波形図で
ある。
ある。
【図３】従来のノイズ除去機能を有する入力回路を示す
図である。
図である。
【図４】図３の回路の動作を説明するための信号波形図
である。
である。
【図５】図３の回路の動作の不具合点を説明するための
図である。
図である。
／ＲＡＳ ローアドレスストローブ信号 ／ＣＡＳ コラムアドレスストローブ信号 ＲＡＳ１，ＲＡＳ２，ＣＡＳ１ 内部ノード １ 入力回路 ３ ノイズ除去回路
Claims (1)
- 【請求項１】 ローアドレスストローブ信号が入力され
る入力回路と、前記入力回路の出力信号を所定時間遅延
する遅延回路と前記入力回路の出力信号および前記遅延
回路の出力信号の論理積をとる論理積回路とからなり前
記入力回路の出力信号がアクティブのときの非アクティ
ブのノイズ成分を除去するノイズ除去回路とを備え、前
記遅延回路の出力信号をコラムアドレスストローブ信号
がアクティブのときはそのまま前記論理積回路に入力
し、前記コラムアドレスストローブ信号が非アクティブ
のときは前記遅延回路の出力信号にかかわらず常時アク
ティブの信号を前記論理積回路に入力するようにしたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121508A JPH08315571A (ja) | 1995-05-19 | 1995-05-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121508A JPH08315571A (ja) | 1995-05-19 | 1995-05-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08315571A true JPH08315571A (ja) | 1996-11-29 |
Family
ID=14812939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121508A Pending JPH08315571A (ja) | 1995-05-19 | 1995-05-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08315571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612950B1 (ko) * | 2004-04-22 | 2006-08-14 | 주식회사 하이닉스반도체 | 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법 |
| KR100761380B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
1995
- 1995-05-19 JP JP7121508A patent/JPH08315571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612950B1 (ko) * | 2004-04-22 | 2006-08-14 | 주식회사 하이닉스반도체 | 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법 |
| KR100761380B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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