KR100761380B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 테스트 동작을 보다 효과적으로 수행할 수 있는 고집적 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 액티브 명령에 대응하는 명령어 신호를 입력받아 예정된 지연시간동안 지연하기 위한 지연회로; 상기 지연회로의 출력과 상기 명령어 신호를 이용하여 라스 동작 구간을 정의하기 위한 라스 신호를 출력하는 라스신호 출력부; 및 상기 지연회로의 지연시간을 선택적으로 줄이기 위한 지연 제어부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리,테스트, 프리차지, 지연.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 본 발명의 반도체 메모리 장치의 라스신호를 위한 블럭도.
도2는 도1에 도시된 블럭도의 동작파형도.
도3은 본 발명의 반도체 메모리 장치의 센스앰프부를 나타내는 회로도.
도4는 반도체 메모리 장치의 액티브 동작을 나타내는 파형도.
도5는 반도체 메모리 장치의 프리차지 동작을 나타내는 파형도.
도6은 반도체 메모리 장치의 프리차지 동작을 보다 자세히 나타내는 파형도.
도7은 반도체 메모리 장치에서 발생할 수 있는 문제점을 나타내는 회로도.
도8은 도1의 라스신호를 위한 블럭도의 내부 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
ACT : 액티브 신호 IRAS : 라스신호
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치를 테스트하는 것에 관한 발명이다.
반도체 메모리 장치는 다수의 데이터를 저장하기 위한 많은 단위셀을 구비하고 있다. 가장 널리 사용되는 반도체 메모리 장치인 디램은 하나의 모스트랜지스터와 하나의 캐패시터를 이용하여 하나의 단위셀을 구현한다. 통상 각각의 단위셀에 하나의 데이터를 저장하게 된다.
기술이 발달하면서 보다 많은 데이터를 반도체 메모리 장치에 저장하게 되고, 그로 인해 반도체 메모리 장치에 구비되는 단위셀의 수도 크게 증가되고 있다. 최근에는 하나의 반도체 메모리 장치에 512메가 비트 또는 1기가 비트의 데이터를 저장하기 위해서 512메가의 단위셀 또는 1기가의 단위셀이 배치되고 있다. 따라서 반도체 메모리 장치를 제조하고 난 뒤에 제조된 모든 단위셀이 정상적으로 동작하는지 테스트를 하는 것도 어려운 문제로 떠오르고 있다. 테스트시에 각 단위셀이 정상적으로 동작하는지 아니면 에러 상태인지를 감지해야 한다. 특히, 테스트시에는 각 단위셀이 워스트한 경우는 정상적으로 동작하는지 아니면 완전히 불량상태인지 정확하게 감지해야 하는데, 이 과정이 매우 어려워서 여러가지 문제가 되고 있다.
본 발명은 테스트 동작을 보다 효과적으로 수행할 수 있는 고집적 메모리 장치를 제공함을 목적으로 한다.
본 발명은 액티브 명령에 대응하는 명령어 신호를 입력받아 예정된 지연시간동안 지연하기 위한 지연회로; 상기 지연회로의 출력과 상기 명령어 신호를 이용하여 라스 동작 구간을 정의하기 위한 라스 신호를 출력하는 라스신호 출력부; 및 상기 지연회로의 지연시간을 선택적으로 줄이기 위한 지연 제어부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 라스신호를 위한 블럭도이다.
도1에 도시된 바와 같이, 액티브 신호(ACT)가 입력되면 라스 딜레이 회로에서는 내부 라스 신호(IRAS)를 생성하여 출력하게 된다.
도2는 도1에 도시된 블럭도의 동작파형도이다. 도2에 도시된 바와 같이, 액시트 신호(ACT)가 로우레벨로 입력되면, 내부 라스 신호(IRAS)는 라스 타이밍 (RAS_min)동안 하이레벨로 활성화되다가 프리차지 신호(PCG)에 응답하여우레벨로 비활성화상태가 된다. 액티브 동작과 프리차지 동작을 반복하는 오토 리프레쉬 명령이 수행되거나 리드명령 또는 라이트 명령이 수행되고 프리차지 동작이 수행되는 동안은, 도2에서 처럼 액티브 명령이 입력된 이후 라스 타이밍 동안 내부 라스 신호는 인에이블 상태를 유지하게 된다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 센스앰프부를 나타내는 회로도이다.
도3에 도시된 바와 같이, 센스앰프부는 단위셀(Cell)에 있는 데이터를 감지 증폭하기 위해 센스앰프를 이루는 4개의 모스트랜지스터(P0,P1,N0,N1)가 배치된다. 센승앰프의 센싱동작을 위해 구동압전(RTO,SB)를 제공하기 위해 센스앰프 구동전압제공부(10)가 도시된 바와 같이 구성된다.
도4는 반도체 메모리 장치의 액티브 동작을 나타내는 파형도이다.
도4에 도시된 바와 같이, 비트라인과 비트라인바(Bl,BLb)의 전압레벨이 1/2VCORE 레벨로 유지되다가, 액티브 명령이 입력되어 액티브 동작이 수행되면 이퀄라이즈 신호(bleq)가 로우레벨로 디스에이블되고(BLeq low enable), 센스앰프 구동전압(RTO,SB)가 1/2VCORE 로 입력이 된다. 이어서 워드라인(SL<0>)이 인에이블되면(WL enable), 연결신호(bish)는 하이레벨이 되고, 연결신호(Bisl)은 로우레벨이 되어, 단위셀(Cell<0>)의 데이터 신호가 비트라인(BL)에 인가된다. 이어서 차지쉐어링이 일어나서 비트라인과 비트라인(BL,BLb)의 전압레벨이 미세하게 차이를 가지게 된다. 이때 센스앰프 구동전압(RTO,SB)이 각각 코어전압과 접지전압레벨로 입력되고(rtoen low, sben high), 이어서 센스앰프를 이루는 4개의 모스트랜지스터에 의해 비트라인쌍에 인가된 신호를 상대적으로 높은 레벨의 전압을 코어전압레벨로 증폭하고, 상대적으로 낮은 레벨의 전압을 접지전압레벨로 증폭하게 된다.
이렇게 라스타이밍 구간동안 도4에 도시된 바와 같이 전압레벨이 유지되며, 구 구간에서 리프레쉬 동작 또는 리드 동작/라이트 동작이 이루어진다. 라스 타이밍 구간이 종료되면 프리차지 동작이 수행된다.
도5는 반도체 메모리 장치의 프리차지 동작을 나타내는 파형도이다.
도5에 도시된 바와 같이, 라스타이밍 구간이후에 프리차지 동작때는 먼저 워드라인이 먼저 디스에이블되고(WL disable), 이어서 각각 코어전압과 접지전압레벨의 센스앰프 구동전압(RTO,SB)이 더이상 공급되지 않게 된다(rtoen low, sben high). 이어서 이퀄라이즈 신호(Bleq high disable)가 하이레벨로 입력되어 비트라인쌍의 전압레벨이 같아지게 된다. 또한 센스앰프 구동전압(RTO,SB)은 프리차지 전압레벨인 1/2VCORE 레벨로 된다.
이 모든 동작을 기준이되는 것이 라스 타이밍 구간이며, 이 모든 동작을 완전하게 하기 위해서는 필요한 최소한의 구간동안 내부 라스 신호(IRAS)는 활성화상태를 유지해야 한다.
만약 라스 타이밍 구간이 부족하다면, 도6에 도시된 바와 같이 단위셀에 있는 데이터 신호에 대응하는 전하량이 α만큼 부족하게 될 것이다. 즉, 단위셀의 데이터가 하이레벨이었던 경우에는 α만큼 데이터 신호에 대응하는 전하량이 부족할 것이고, 단위셀의 데이터가 로우레벨이었던 경우에는 α만큼 데이터 신호에 대응하는 전하량이 넘치게 될 것이다.
도7은 라스 타이밍 구간이 매우 부족한 경우를 보여주고 있는데, 이 경우에는 센스앰프가 센싱하는 마진도 부족하여 제대로 비트라인쌍에 전압레벨이 충분히 증폭되지도 못하게 된다.
이렇게 라스 타이밍구간이 부족하면 제대로 동작하는데 어려움을 겪게 된다. 그러나 고속으로 동작하기 위해서는 무한정 라스 타이밍구간을 늘릴 수도 없다. 따라서 웨이퍼까지 제조되고 난 이후에 테스트를 하여 워스트로 제작된 단위셀에 대응하는 적절한 라스타이밍 구간을 찾는 것이 필요하다. 최적의 라스 타이밍 구간을 찾아야 패키지까지 한 이후에 보다 신뢰성있게 메모리 장치가 동작하게 되는 것이다.
도8은 도1의 라스신호를 위한 블럭도의 내부 회로도이다.
도8에 도시된 바와 같이, 라스신호를 생성하기 위한 회로블럭은 액티브 신호(ACT)를 입력받아, 내부 라스신호(IRAS)를 생성하기 위해서 다수의 지연부(200 ~ 500)와, 낸드게이트(ND)와, 인버터(I1)와, 캐패시터(C1 ~ C3)을 구비한다. 또한, 다수의 지연부(200~500)에서 지연되는 지연시간을 제어하기 위한 지연시간 제어부(100)을 구비한다.
지연제어부(100)는 제어신호(TPARA)에 응답하여 제1 지연신호(TTRAS<0>)를 출력하는 제1 제어부(110)와, 제어신호(TPARA)에 응답하여 제2 지연신호(TTRAS<1>)를 출력하는 제2 제어부(120)를 구비한다. 제1 제어부(110)는 모스트랜지스터(MP5)와, 인버터(I2)를 구비한다. 제2 제어부(120)는 인버터(I3)과 모스트랜지스터(MN5)를 구비한다.
지연부(200,500)는 인버터 형태의 회로에 지연시간을 증가시키기 위해 저항(R1과 R2, R7과 R8)을 각각 구비하고 있다.
지연부(200)는 인버터 형태의 회로에 지연시간을 증가시키기 위해 저항(R3과 R4)을 구비하고 있으며, 제1 지연신호(TTRAS<0>)에 응답하여 지연시간을 조절하기 위해 모스트랜지스터(P0)를 구비하고 있다.
지연부(400)는 인버터 형태의 회로에 지연시간을 증가시키기 위해 저항(R5과 R6)을 구비하고 있으며, 제2 지연신호(TTRAS<1>)에 응답하여 지연시간을 조절하기 위해 모스트랜지스터(N0)를 구비하고 있다.
제어신호(TPARA)가 하이레벨로 입력되면, 제1 지연신호(TTRAS<0>)는 하이레벨로 출력되고, 제2 지연신호(TTRAS<0>)는 로우레벨로 출력된다. 지연부(300)는 저항(R3)이 있는 것처럼 동작하고, 지연부(400)도 저항(R6)이 있는 것처럼 동작하게 된다. 따라서 내부라스 신호의 폭을 줄일수 있으며 이로 인해 내부에 제조된 단위셀이 제대로 동작하는지 테스트할 수 있는 것이다. 또한 지연부의 각 지연시간을 원하는 대로 조절하여 내부 라스 신호의 폭을 조절할 수 있어 최적의 내부라스 신호의 폭을 찾을 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 반도체 메모리 장치의 테스트시에 라스타이밍 구간을 원하는 대로 조절할 수 있고, 최적의 라스타이밍 구간을 찾을 수 있다. 그로 인해 패키지 이후 보다 안정된 동작을 하는 반도체 메모리 장치를 제조할 수 있다.

Claims (9)

  1. 액티브 명령에 대응하는 명령어 신호를 입력받아 예정된 지연시간동안 지연하기 위한 지연회로;
    상기 지연회로의 출력과 상기 명령어 신호를 이용하여 라스 동작 구간을 정의하기 위한 라스 신호를 출력하는 라스신호 출력부; 및
    상기 지연회로의 지연시간을 선택적으로 줄이기 위한 지연 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 지연회로는
    상기 명령어 신호를 소정시간 지연하여 출력하기 위한 제1 지연부;
    상기 제1 지연부의 출력을 소정시간 지연하여 출력하되, 제1 지연신호에 응답하여 지연시간을 조절하여 출력하기 위한 제2 지연부;
    상기 제2 지연부의 출력을 소정시간 지연하여 출력하되, 제2 지연신호에 응답하여 지연시간을 조절하여 출력하기 위한 제2 지연부; 및
    상기 제2 지연부의 출력을 소정시간 지연하여 상기 라스신호 출력부로 출력하기 위한 제4 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 지연제어부는
    제어신호를 응답하여 상기 제1 지연신호를 출력하기 위한 제1 지연제어부; 및
    상기 제어신호를 응답하여 상기 제2 지연신호를 출력하기 위한 제2 지연제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 지연제어부는
    상기 제어신호를 입력받는 제1 인버터; 및
    상기 제1 인버터의 출력을 게이트로 입력받으며 상기 제1 지연신호을 출력하기 위한 제1 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 지연제어부는
    상기 제어신호를 입력받는 제2 인버터; 및
    상기 제2 인버터의 출력을 게이트로 입력받으며 상기 제2 지연신호을 출력하 기 위한 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 지연부는
    일측이 전원전압 공급부에 접속되며, 상기 제1 지연부의 출력을 게이트로 입력받는 제1 피모스트랜지스터;
    일측이 접지전압 공급부를 접속되며, 상기 제2 지연부의 출력을 게이트로 입력받는 제1 앤모스트랜지스터;
    상기 제1 피모스트랜지스터의 타측과 상기 제1 앤모스트랜지스터의 타측사이에 접속되며, 직렬연결된 제1 및 제2 저항; 및
    상기 제1 저항의 일측과 타측에 접속되며, 상기 제1 지연신호를 게이트로 입력받는 제3 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제3 지연부는
    일측이 전원전압 공급부에 접속되며, 상기 제2 지연부의 출력을 게이트로 입력받는 제2 피모스트랜지스터;
    일측이 접지전압 공급부를 접속되며, 상기 제3 지연부의 출력을 게이트로 입 력받는 제2 앤모스트랜지스터;
    상기 제2 피모스트랜지스터의 타측과 상기 제2 앤모스트랜지스터의 타측사이에 접속되며, 직렬연결된 제3 및 제4 저항; 및
    상기 제4 저항의 일측과 타측에 접속되며, 상기 제2 지연신호를 게이트로 입력받는 제4 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 라스 신호 출력부는
    상기 명령어신호와 상기 제4 지연부의 출력을 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하여 상기 라스신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 3 항에 있어서,
    상기 지연제어부는
    상기 다수의 지연회로에 구비되는 다수의 지연부중 적어도 어느하나의 지연시간을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
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