KR20000008778A - 라스 액세스 시간 제어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리의 로오 어드레스에 관한 것으로, 특히 액티브 명령이 들어오면 라스 액세스 시간(tRAS)이 지난 이후에 지연 신호(SDLY)를 발생시켜서 내부적으로 발생되는 자동 프리차지 신호를 제어함으로써, 라스 액세스 시간안에 워드라인이 디스에이블 되는 것을 방지할 수 있도록, 반도체 메모리의 로오 어드레스 신호를 발생시키는 회로에 있어서, 뱅크 어드레스 신호(BA), 프리차지 신호(PCG), 액티브 신호(ACT), 라스 프리차지 신호(RAS_PCG)를 입력 받아 로오 어드레스 신호(RAS)를 출력하는 라스 발생부와 ; 상기 라스 발생부로 부터 출력되는 로오 어드레스 신호(RAS)를 라스 액세스 시간(tRAS) 만큼 지연시킨 지연 신호(SDLY)를 출력하는 지연 회로부 ; 자동 프리차지 리드 명령(RDwP) 또는 자동 프리차지 라이트 명령(WRwP)이 들어와 리드 또는 라이트 동작을 수행한 후, 자동 프리차지 신호(APCG)를 출력하는 자동 프리차지부 ; 및 상기 지연 회로부로 부터 출력되는 지연 신호(SDLY)와 자동 프리차지부로 부터 출력되는 자동 프리차지 신호(APCG)를 입력 받아 논리 연산하여 상기 라스 발생부를 제어하기 위한 라스 프리차지 신호(RAS_PCG)를 출력하는 제어 회로부를 구비한, 라스 액세스 시간 제어 회로에 관한 것이다.

Description

라스 액세스 시간 제어 회로
본 발명은 반도체 메모리의 로오 어드레스에 관한 것으로, 특히 액티브 명령이 들어오면 라스 액세스 시간(tRAS)이 지난 이후에 지연 신호(SDLY)를 발생시켜서 내부적으로 발생되는 자동 프리차지 신호를 제어함으로써, 라스 액세스 시간안에 워드라인이 디스에이블 되는 것을 방지할 수 있도록 한 라스 액세스 시간 제어 회로에 관한 것이다.
일반적으로, 로오 어드레스 신호(Row Address Strobe 이하 RAS 라 칭함)가 활성화 된 순간부터 디램(DRAM)에서 데이터가 읽혀지는 경로는, 로오 어드레스 신호(RAS)가 입력되어 로오 어드레스 버퍼에서 생성된 제어 신호에 의해 로오 어드레스 버퍼가 활성화되고, 이를 통해 X-어드레스를 받아들여 디코더로 전송한다.
이에 해당하는 워드라인을 활성화시켜 셀의 데이터를 완전히 재저장(restore) 시킨 후, 다시 프리차지(precharge) 시킬 수 있을때까지의 소요 시간을 라스 액세스 시간(tRAS)이라 한다.
종래의 라스 액세스 시간(tRAS)의 동작을 도 1 에 도시된 바와 같은 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 액티브 명령(Active Command 이하 ACT 라 칭함)이 도 1 의 (가)에 도시된 바와 같이 4번째 클럭(CLK)에서 들어오고, tRCD(여기에서는 2 CLK 이라고 하자) 후에 6번째 클럭(CLK)에서 자동 프리차지 리드 명령(Read with Autoprecharge 이하 RDwP 라 칭함)이 들어온다.
이때, 버스트 랭스(Burst Length 이하 BL 라 칭함)가 "1"이라고 하면(BL=1), 6번째 클럭(CLK)에서 리드(Read)를 한 후에, 도 1 의 (다)에 도시된 바와 같이 7번째 클럭(CLK)에서 프리차지(precharge 이하 PCG 라 칭함)를 시작하게 되므로, 라스 액세스 시간(tRAS)을 만족하지 못하게 된다.
도 1 의 (나)에 도시된 바와 같이 로오 어드레스 신호(RAS)가 액티브되어 있는 시간이 라스 액세스 시간(tRAS)을 만족하지 못하면, 셀 데이터가 충분히 리스토어(Restore)되지 못하므로 셀 데이터의 보유 시간(retention time)에 영향을 미치게 되어 데이터 손실을 가져오게 되는 문제점이 있었다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 액티브 명령이 들어오면 라스 액세스 시간(tRAS)이 지난 이후에 지연 신호(SDLY)를 발생시켜서 내부적으로 발생되는 자동 프리차지 신호를 제어함으로써, 라스 액세스 시간안에 워드라인이 디스에이블 되는 것을 방지할 수 있도록 한 라스 액세스 시간 제어 회로를 제공하는데 그 목적이 있다.
도 1 의 (가) 내지 (다)는 일반적인 라스 액세스 시간(tRAS)의 동작 타이밍도,
도 2 는 본 발명에 따른 라스 액세스 시간 제어 회로도,
도 3 의 (가) 내지 (마)는 도 2 에 대한 입출력 타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 라스 발생부 2 : 지연 회로부
3 : 자동 프리차지부 4 : 제어 회로부
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 반도체 메모리의 로오 어드레스 신호를 발생시키는 회로에 있어서, 뱅크 어드레스 신호(BA), 프리차지 신호(PCG), 액티브 신호(ACT), 라스 프리차지 신호(RAS_PCG)를 입력 받아 로오 어드레스 신호(RAS)를 출력하는 라스 발생부와 ; 상기 라스 발생부로 부터 출력되는 로오 어드레스 신호(RAS)를 라스 액세스 시간(tRAS) 만큼 지연시킨 지연 신호(SDLY)를 출력하는 지연 회로부 ; 자동 프리차지 리드 명령(RDwP) 또는 자동 프리차지 라이트 명령(WRwP)이 들어와 리드 또는 라이트 동작을 수행한 후, 자동 프리차지 신호(APCG)를 출력하는 자동 프리차지부 ; 및 상기 지연 회로부로 부터 출력되는 지연 신호(SDLY)와 자동 프리차지부로 부터 출력되는 자동 프리차지 신호(APCG)를 입력 받아 논리 연산하여 상기 라스 발생부를 제어하기 위한 라스 프리차지 신호(RAS_PCG)를 출력하는 제어 회로부를 구비한 것을 특징으로 한다.
본 발명은, 자동 프리차지 리드 명령(RDwP) 또는 자동 프리차지 라이트 명령(Write with Autoprecharge 이하 WRwP 라 칭함)의 경우에 리드 또는 라이트 명령을 수행하고 나서 프리차지(PCG)가 될 때 제어 신호를 첨가하여 이 제어 신호의 제어를 받게 한다.
이러한 제어 블럭은 액티브 명령으로 부터 라스 액세스 시간(tRAS)이 지난 후에 인에이블(enable) 되는 신호를 발생하게 한다.
이 신호에 의해 자동 프리차지 리드 명령(RDwP) 또는 자동 프리차지 라이트 명령(WRwP)의 프리차지 신호(PCG)가 라스 액세스 시간(tRAS) 이전에는 로오 어드레스 신호(RAS)를 디스에이블(disable) 시키지 못하게 하므로써, 라스 액세스 시간(tRAS) 이전에 워드라인(Word Line 이하 WL 이라 칭함)이 디스에이블 되는 것을 막아준다.
본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
본 발명에 따른 라스 액세스 시간 제어 회로는 도 2 에 도시한 바와 같이, 반도체 메모리의 로오 어드레스 신호를 발생시키는 회로에 있어서, 뱅크 어드레스 신호(BA), 프리차지 신호(PCG), 액티브 신호(ACT), 라스 프리차지 신호(RAS_PCG)를 입력 받아 로오 어드레스 신호(RAS)를 출력하는 라스 발생부(1)와 ; 상기 라스 발생부(1)로 부터 출력되는 로오 어드레스 신호(RAS)를 라스 액세스 시간(tRAS) 만큼 지연시킨 지연 신호(SDLY)를 출력하는 지연 회로부(2) ; 자동 프리차지 리드 명령(RDwP) 또는 자동 프리차지 라이트 명령(WRwP)이 들어와 리드 또는 라이트 동작을 수행한 후, 자동 프리차지 신호(APCG)를 출력하는 자동 프리차지부(3) ; 및 상기 지연 회로부(2)로 부터 출력되는 지연 신호(SDLY)와 자동 프리차지부(3)로 부터 출력되는 자동 프리차지 신호(APCG)를 입력 받아 논리 연산하여 상기 라스 발생부(1)를 제어하기 위한 라스 프리차지 신호(RAS_PCG)를 출력하는 제어 회로부(4)를 구비한다.
상기 제어 회로부(4)는 상기 지연 회로부(2)로 부터 출력되는 지연 신호(SDLY)와 자동 프리차지부(3)로 부터 출력되는 자동 프리차지 신호(APCG)를 입력으로 논리 연산하는 논리 소자(NAND1)로 구성한다.
먼저, 라스 발생부(1)로 도 3 의 (가)와 같이 액티브 명령(Active Command 이하 ACT 라 칭함)이 들어오면, 뱅크 어드레스(Bank Address 이하 BA 라 칭함)에 해당하는 뱅크의 로오 어드레스 신호(RAS)가 도 3 의 (나)와 같이 액티브된다.
상기와 같이 라스 발생부(1)로 부터 발생된 도 3 의 (나)와 같은 로오 어드레스 신호(RAS)는, 워드라인(WL)을 인에이블 시키는 로오 경로(Row Path)로 들어간다.
액티브 명령(ACT) 이후에, 자동 프리차지부(3)로 자동 프리차지 리드 명령(RDwP) 또는 자동 프리차지 라이트 명령(WRwP)이 들어와 리드 또는 라이트 동작을 수행한 후, 상기 자동 프리차지부(3)는 자동 프리차지 동작을 수행하기 위해 도 3 의 (라)와 같은 자동 프리차지 신호(APCG)를 발생시킨다.
이러한 자동 프리차지 신호(APCG)가 도 3 의 (마)와 같은 라스 프리차지 신호(RAS_PCG)를 바로 "로우"로 디스에이블 시키는 것이 아니라, 지연 회로부(2)로 부터 출력되는 도 3 의 (다)와 같은 지연 신호(SDLY)의 제어를 받는다.
상기 지연 회로부(2)로 부터 도 3 의 (다)와 같이 출력되는 지연 신호(SDLY)는 제어 회로부(4)로 입력된다.
여기서, 상기 지연 신호(SDLY)는 도 3 의 (다)에 도시한 바와 같이, 라스 액세스 시간(tRAS) 만큼의 지연시간을 갖는 상기 지연 회로부(2)의 출력으로, 상기 라스 발생부(1)로 부터 출력되는 로오 어드레스 신호(RAS)가 도 3 의 (나)와 같이 인에이블된 이후, 라스 액세스 시간(tRAS) 후에 인에이블 된다.
따라서, 도 3 의 (라)에 도시한 바와 같이 자동 프리차지 신호(APCG)가 발생한 시점이 라스 액세스 시간(tRAS) 이전이라면, 도 3 의 (다)에 도시한 바와 같이 지연 신호(SDLY)가 "로우"이어서, 상기 제어 회로부(4)의 논리 소자(NAND1)의 논리 연산에 의해 도 3 의 (마)에 도시한 바와 같이 라스 프리차지 신호(RAS_PCG)를 "하이"로 유지하고 있는다.
한편 상기와 같은 상태에서, 상기 지연 회로부(2)로 부터 출력되는 지연 신호(SDLY)가 도 3 의 (다)에 도시한 바와 같이 "하이"로 되면, 상기 제어 회로부(4)의 논리 소자(NAND1)의 논리 연산에 의해 도 3 의 (마)에 도시한 바와 같이 라스 프리차지 신호(RAS_PCG)를 "로우"로 만들면서, 도 3 의 (나)에 도시한 바와 같이 로오 어드레스 신호(RAS)를 디스에이블 시킨다.
따라서, 라스 액세스 시간(tRAS) 이전에 로오 어드레스 신호(RAS)를 디스에이블 시키는 종래의 문제점을 해결할 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은, 액티브 명령이 들어오면 라스 액세스 시간(tRAS)이 지난 이후에 지연 신호(SDLY)를 발생시켜서 내부적으로 발생되는 자동 프리차지 신호를 제어함으로써, 라스 액세스 시간안에 워드라인이 디스에이블 되는 것을 방지할 수 있으며, 이로 인하여 라스 액세스 시간(tRAS) 이전에 로오 어드레스 신호(RAS)가 디스에이블 되어 셀 데이터가 손실되는 로직 불량(Logic Fail)을 막을 수 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 반도체 메모리의 로오 어드레스 신호를 발생시키는 회로에 있어서,
    뱅크 어드레스 신호(BA), 프리차지 신호(PCG), 액티브 신호(ACT), 라스 프리차지 신호(RAS_PCG)를 입력 받아 로오 어드레스 신호(RAS)를 출력하는 라스 발생부와 ;
    상기 라스 발생부로 부터 출력되는 로오 어드레스 신호(RAS)를 라스 액세스 시간(tRAS) 만큼 지연시킨 지연 신호(SDLY)를 출력하는 지연 회로부 ;
    자동 프리차지 리드 명령(RDwP) 또는 자동 프리차지 라이트 명령(WRwP)이 들어와 리드 또는 라이트 동작을 수행한 후, 자동 프리차지 신호(APCG)를 출력하는 자동 프리차지부 ; 및
    상기 지연 회로부로 부터 출력되는 지연 신호(SDLY)와 자동 프리차지부로 부터 출력되는 자동 프리차지 신호(APCG)를 입력 받아 논리 연산하여 상기 라스 발생부를 제어하기 위한 라스 프리차지 신호(RAS_PCG)를 출력하는 제어 회로부를 구비한 것을 특징으로 하는 라스 액세스 시간 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어 회로부는,
    상기 지연 회로부로 부터 출력되는 지연 신호(SDLY)와 자동 프리차지부로 부터 출력되는 자동 프리차지 신호(APCG)를 입력으로 논리 연산하는 논리 소자로 구성한 것을 특징으로 하는 라스 액세스 시간 제어 회로.
  3. 제 2 항에 있어서,
    상기 논리 소자는 낸드 게이트로 이루어진 것을 특징으로 하는 라스 액세스 시간 제어 회로.
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