KR100640577B1 - 반도체 메모리 장치의 리후레쉬 제어회로 - Google Patents

반도체 메모리 장치의 리후레쉬 제어회로 Download PDF

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Abstract

빈번한 리후레쉬 실행에 따른 메모리 시스템의 성능저하를 방지하기 위하여 반도체 메모리 장치의 내부에 외부 신호에 동기되어 자동적으로 리후레쉬신호를 발생하여 리후레쉬 제어회로가 공개된다. 상기 리프레쉬 제어회로는 지연회로, 제 1논리회로, 카운터 및 선택회로를 구비한다. 상기 지연회로는 리프레쉬 신호에 응답하여 상기 리프레쉬 신호를 소정 시간 지연시키며, 상기 제 1논리회로는 상기 리프레쉬 신호 및 상기 지연회로의 출력신호를 논리합(OR)한다. 상기 카운터는 상기 제 1논리 회로의 출력신호에 응답하여 내부 어드레스를 순차적으로 발생한다. 상기 선택회로는 상기 제 1논리회로의 출력신호에 응답하여 상기 내부 어드레스 또는 상기 반도체 메모리장치의 외부로부터 입력되는 외부 어드레스를 선택하고, 선택된 어드레스에 대응하는 워드 라인을 인에이블 시키기 위한 워드라인 인에이블 신호를 출력한다. 따라서 한번의 외부 리프레쉬 명령신호로 적어도 2이상의 로우를 리프레쉬할 수 있다.

Description

반도체 메모리 장치의 리후레쉬 제어회로{Refresh control circuit for semiconductor memory device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 리후레쉬 제어회로를 나타낸다.
도 2는 종래의 반도체 메모리 장치의 리후레쉬 동작의 타이밍 다이어 그램을 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 리후레쉬 제어회로를 나타낸다.
도 4는 도 3의 지연 리프레쉬 신호 발생회로의 구체적인 회로도를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리후레쉬 동작의 타이밍 다이어 그램을 나타낸다.
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 내부에 설치되며 외부 신호에 동기되어 자동적으로 리후레쉬 신호를 발 생하는 리프레쉬 제어회로에 관한 것이다.
반도체 메모리 장치의 데이터는 고립된 셀 커패시터에 전하의 형태로 저장되는데 셀 커패시터가 완벽하지 않기 때문에 저장된 전하는 누설 전류(leakage current)에 의하여 외부로 소멸된다. 특히 DRAM에서는 셀 커패시터에 저장된 데이터가 완전히 소멸되기 전에 셀 커패시터에 저장된 데이터를 꺼내어 읽어(read)보고 다시 써넣는(write) 반복된 과정이 필요하다.
이를 리프레쉬(refresh)라 하며, DRAM의 리프레쉬 규격은 1M에서 8ms/512 사이클(cycle), 4M에서는 16ms/1024(cycle) 즉, 15.6μ초(sec)의 리프레쉬 간격 (refresh interval)을 유지하도록 표준화되었다. 통상적으로 15.6μsec만에 시스템에서 DRAM에 리프레쉬 명령신호(refresh command)를 인가하여 리프레쉬 동작을 수행하게 만들고, 전체 로우(row) 개수 및 DRAM의 리프레쉬 사이클(refresh cycle) 수에 따라서 리프레쉬 시간(refresh time)이 결정된다.
예컨대 4096 리프레쉬 사이클의 경우 DRAM 전체를 리프레쉬 할 수 있다고 하면, 리프레쉬 시간은 15.6μsec와 4096의 곱은 64밀리 초(ms)가 된다. 그런데 메모리 밀도(memory density)가 증가하고 메모리 제조 공정이 어려워짐에 따라 리프레쉬 시간을 계속 증가시키기 어렵다.
즉, 절대 리프레쉬 시간은 오히려 점점 감소하는 추세에서 시스템에서 인가되는 리프레쉬 간격(refresh interval)을 15.6 μsec에서 7.8μsec 또는 3.9μsec 로 줄여서 리프레쉬 사이클 수가 증가하는 것을 보완하여 절대 리프레?? 시간이 증가하는 것을 보상하고 있다.
또한, DRAM 내부에서 리프레쉬 사이클 수를 감소시키는 방법으로 리프레쉬 시간을 보상하고 있으며, 이러한 방법은 로우(row)의 수 많큼 리프레쉬를 하는 것이 아니라 리프레쉬 동작에서는 로우의 수를 축소하여 동작시키는 것을 말한다. 이는 액티베이션(activation)을 정상 동작 시에는 1/8로 하지만, 리프레쉬의 경우에는 1/4 또는 1/2로 동작시켜서 로우(row) 수를 1/2 또는 1/4로 감소시키는 효과가 있다.
그러나 이러한 액티베이션(activation)을 늘리면서 나타나는 단점은 동시에 동작되는 부분(portion)이 증가되므로 노이즈 피크(noise peak) 값이 커지고, 이 값을 기준으로 회로 설계 및 전원(power) 배선이 이루어져야 하므로 설계 시 오버헤드(overhead)로 작용하는 문제점이 있다.
일반적으로 리프레쉬 동작은 RASB(row address strobe)를 논리 '하이'에서 논리 '로우'로 하여 로우 어드레스에 해당하는 워드 라인을 활성화시킨 뒤 센스 엠프를 활성화시킴으로서 이루어진다. 리프레쉬 동작은 당업계에서 잘 알려진 기술이므로 이에 대한 상세한 설명은 생략한다.
도 1은 종래의 반도체 메모리 장치의 리프레쉬 제어회로를 나타낸다. 도 1을 참조하면, 리프레쉬 제어회로는 리프레쉬 신호 발생회로(1), 리프레쉬 카운터(3) 및 먹스(MUX; 5)를 구비한다.
도 2는 종래의 반도체 메모리 장치의 리프레쉬 동작의 타이밍 다이어 그램을 나타낸다. 도 1 및 도 2를 참조하면, 리프레쉬 신호 발생회로(1)는 외부 클락(CLK)에 동기되어 반도체 메모리 장치의 외부에 배치된 메모리 컨트롤러(미 도시)로부터 입력되는 RASB(row address strobe), CASB(coummn address strobe) 및 WEB(write enable)가 논리 '하이'에서 논리 '로우'로 되는 시점의 어드레스에 응답하여 어드레스의 리프레쉬를 제어하는 리프레쉬신호(PREF)를 활성화(예컨대 논리 하이)시킨다.
리프레쉬 카운터(3)는 활성화된 리프레쉬신호(PREF)에 응답하여 리프레쉬를 할 로우 어드레스(row address)를 순차적으로 발생하여 리프레쉬 어드레스 (REF_ADD)를 먹스(5)로 출력한다.
먹스(5)는 선택신호인 리프레쉬신호(PREF)에 응답하여, 외부로부터 먹스(5)로 입력되는 외부 어드레스(EXT_ADD) 경로를 리프레쉬 어드레스(REF_ADD) 경로로 변경하고, 또한 먹스(5)는 리프레쉬 어드레스(REF_ADD)에 의하여 선택된 워드라인을 활성화하기 위한 워드라인 인에이블 신호(W/Li)를 워드라인에 연결된 비트라인 센스 엠프(미 도시)로 출력한다.
도 2를 참조하면, 종래의 리프레쉬 제어 회로는 i번째 워드라인 인에이블 신호(W/Li)와 (i+1)번째 워드라인 인에이블 신호(W/L(i+1))를 발생시키기 위하여 각각의 리프레쉬 명령신호(RASB, CASB 및 WEB)를 필요로 한다. 즉 워드라인 인에이블 신호(W/Li)를 발생시킬 때마다 메모리 컨트롤러는 리프레쉬 명령신호(RASB, CASB 및 WEB)를 메모리 장치로 출력하여야 하므로 시스템 상에서 빈번한 리프레쉬 실행에 따른 성능저하의 문제가 있다.
본 발명이 이루고자 하는 기술적인 과제는 빈번한 리프레쉬 실행에 따른 메 모리 시스템의 성능저하를 방지하기 위하여 반도체 메모리 장치의 내부에 외부 신호에 동기되어 자동적으로 리프레쉬신호를 발생하여 리프레쉬 제어회로를 제공하는 것이다.
따라서 상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어회로는 지연회로, 제 1논리회로, 카운터 및 선택회로를 구비한다.
상기 지연회로는 리프레쉬 신호에 응답하여 상기 리프레쉬 신호를 소정 시간 지연시키며, 상기 제 1논리회로는 상기 리프레쉬 신호 및 상기 지연회로의 출력신호를 논리합(OR)한다. 상기 카운터는 상기 제 1논리 회로의 출력신호에 응답하여 내부 어드레스를 순차적으로 발생한다.
상기 선택회로는 상기 제 1논리회로의 출력신호에 응답하여 상기 내부 어드레스 또는 상기 반도체 메모리장치의 외부로부터 입력되는 외부 어드레스를 선택하고, 선택된 어드레스에 대응하는 워드 라인을 인에이블 시키기 위한 워드라인 인에이블 신호를 출력한다.
상기 리프레쉬 제어회로는 상기 리프레쉬 신호에 응답하여 적어도 2이상의 로우(row)를 리프레쉬하는 것이 바람직하다.
상기 리프레쉬 제어회로는 상기 리프레쉬 신호를 발생하는 리프레쉬 신호 발생회로를 더 구비하며, 상기 지연회로는 상기 리프레쉬 신호에 응답하여 상기 리프레쉬 신호를 제 1시간 지연시키는 제 1지연회로, 상기 제 1지연회로의 출력신호에 응답하여 상기 제 1지연회로의 출력신호를 제 2시간 지연시키는 제 2지연회로와 상기 제 1지연회로의 출력신호 및 상기 제 2지연회로의 출력신호를 부정 논리합(NOR)하는 제 2논리회로를 구비한다.
상기 제 1시간은 적어도 RAS(row address strobe) 프리차지 시간이고, 상기 제 2시간은 적어도 RAS 펄스 폭 인 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어회로를 나타낸다. 도 3을 참조하면, 리프레쉬 제어회로는 리프레쉬 신호 발생회로(11), 지연 리프레쉬 신호 발생회로(13), 논리 회로(15), 리프레쉬 카운터(17) 및 먹스(19)를 구비한다.
리프레쉬 신호 발생회로(11)는 메모리 컨트롤러로부터 수신되는 리프레쉬 명령신호(RASB, CASB, WEB)에 응답하여 리프레쉬 신호(PREF)를 발생한다. 지연 리프레쉬 신호 발생회로(13)는 리프레쉬 신호(PREF)를 수신하여 리프레쉬 신호(PREF)를 소정시간 지연시켜 발생된 지연리프레쉬 신호(PREF1)를 출력한다.
논리 회로(15)는 리프레쉬 신호(PREF) 및 지연리프레쉬 신호(PREF1)를 논리 합(OR)하여 리프레쉬 카운터(17)로 출력하고 또한 먹스(19)의 선택신호로 출력한다. 리프레쉬 카운터(17)는 논리 회로(15)의 출력신호에 응답하여 리프레쉬할 로우 어드레스를 순차적으로 발생한다. 즉 리프레쉬 카운터(17)는 임의의 워드라인 1개의 리프레쉬를 마친 후 다음 번 리프레쉬할 워드라인의 어드레스를 준비해 1 비트 카운트 업 시킨다.
논리 회로(15)의 출력신호가 활성화(예컨대 논리 하이)되는 경우를 설명하면 다음과 같다. 먹스(19)는 활성화된 논리 회로(15)의 출력신호에 응답하여 메모리 장치의 외부에서 입력되는 외부 어드레스(EXT_ADD) 경로를 차단하고 리프레쉬 카운터(17)에 의하여 발생된 리프레쉬 어드레스(REF_ADD) 경로로 변경한다.
따라서 먹스(19)는 리프레쉬 어드레스(REF_ADD)에 의하여 선택된 워드라인을 활성화시키기 위한 워드 라인 인에이블 신호(W/Li)를 해당 메모리 셀의 워드 라인으로 출력한다. 따라서 활성화된 워드 라인에 연결된 모든 셀들이 동시에 리프레쉬된다.
그러나 논리 회로(15)의 출력신호가 비활성화(예컨대 논리 로우)되는 경우, 먹스(19)는 외부 어드레스(EXT_ADD)에 의하여 선택된 워드라인을 활성화시키기 위한 워드 라인 인에이블 신호(W/Li)를 해당 메모리 셀의 워드라인으로 출력한다.
도 4는 도 3의 지연 리프레쉬 신호 발생회로의 구체적인 회로도를 나타낸다. 도 4를 참조하면, 지연 리프레쉬 신호 발생회로(13)는 제 1지연회로(21), 제 2지연회로(23) 및 논리 회로(25)를 구비한다.
제 1지연회로(21)는 리프레쉬 신호(PREF)를 수신하여 리프레쉬 신호(PREF)를 소정 시간 지연시켜 출력한다. 제 1지연회로(21)의 지연시간은 RASB 프리차지 시간(RASB precharge time; tRP)만큼인 것이 바람직하며, RAS 프리차지 시간(tRP)은 RASB가 논리 '하이'인 순간부터 비트 라인 프리차지가 이루어질 때까지의 시간으로 당업계에서 주지되어 있는 용어이다.
제 2지연회로(23)는 제 1지연회로(21)의 출력신호를 수신하여 제 1지연회로 (21)의 출력신호를 소정시간 지연시켜 출력한다. 제 2지연회로(23)의 지연시간은 RASB 펄스폭(RASB pulth width; tRAS)만큼인 것이 바람직하며, tRAS는 당업계에서 주지되어 있는 용어이다.
논리 회로(25)는 제 1지연회로(21)의 출력신호 및 제 2지연회로(23)의 출력신호를 부정 논리합(NOR)하여 발생된 지연 리프레쉬 신호(PREF1)를 리프레쉬 칸운터(17) 및 먹스(19)로 출력한다. 논리 회로(25)의 출력신호는 먹스(19)의 선택회로로 사용된다. 지연 리프레쉬 신호(PREF1)는 리프레쉬 신호(PREF)가 비활성화되는 경우 활성화되는 것이 바람직하다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작의 타이밍 다이어 그램을 나타낸다. 도 3 및 도 5를 참조하여 리프레쉬 제어회로의 동작을 설명하면 다음과 같다.
WEB(write enable bar)는 논리 '로우'로 되어서 이번 사이클이 기입(write)동작임을 DRAM에 알려주며, 리프레쉬 신호 발생회로(11)는 RASB 및 CASB가 논리 '로우'로 되는 시점에 어드레스 단자(미 도시)에 있던 어드레스를 로우 어드레스 및 컬럼 어드레스로 각각 인식하여 DRAM의 내부회로로 받아들인다.
리프레쉬 신호 발생회로(11)는 외부 클락(CLK)에 동기되어 리프레쉬 명령신호(RASB, CASB, WEB)에 응답하여 리프레쉬 신호(PREF)를 소정 시간 동안 활성화시킨다. 지연 리프레쉬 신호 발생회로(13)는 리프레쉬 신호(PREF)를 소정 시간 지연시키며, 리프레쉬 신호(PREF)의 하강 에지(falling edge)를 검출(detect)하여 자동적으로 소정의 펄스 폭을 갖는 지연리프레쉬 신호(PREF1)를 발생하여 출력한다.
먹스(19)는 논리회로(15)의 출력신호인 리프레쉬 신호(PREF)의 활성화에 응답하여 리프레쉬 어드레스(REF_ADD)에 의하여 선택된 (i)번째 워드라인을 활성화시키기 위한 워드 라인 인에이블 신호(W/Li)를 해당 메모리 셀의 워드 라인으로 출력한다.
또한 먹스(19)는 논리회로(15)의 출력신호인 지연리프레쉬 신호(PREF1)의 활성화에 응답하여 리프레쉬 어드레스(REF_ADD)에 의하여 선택된 (i+1)번째 워드라인을 활성화시키기 위한 워드 라인 인에이블 신호(W/L(i+1))를 해당 메모리 셀의 워드 라인으로 출력한다.
따라서 도 3 내지 5를 참조하여 설명된 본원 발명의 리프레쉬 제어 회로는 지연리프레쉬 신호(PREF1)를 발생시켜 한 번의 외부 리프레쉬 명령신호에 응답하여 두 개의 워드라인을 리프레쉬할 수 있다. 그러나 한 번의 외부 리프레쉬 명령신호에 응답하여 발생된 리프레쉬 신호를 검출하여 자동으로 오토 펄스(auto pulse)의 리프레쉬 신호를 발생하여 두 개 이상의 워드라인을 순차적으로 리프레쉬할 수 있음은 자명하다.
또한, 본 발명의 실시예에서는 외부 클락(CLK)에 동기되어 동작하는 반도체 메모리 장치를 설명하였으나, 그 구성에 따라 외부 클락(CLK)이 없는 제품에 있어서도 그 구성 방법은 동일하므로 별도의 설명은 생략한다.
본 발명의 실시에에 따른 리프레쉬 제어회로는 반도체 메모리 장치의 내부에 외부 신호에 동기되어 자동적으로 리프레쉬신호를 발생하므로 빈번한 리프레쉬 실행에 따른 메모리 시스템의 성능저하를 방지하는 장점이 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 리프레쉬 제어회로는 반도체 메모리 장치의 내부에 외부 신호에 동기되어 자동적으로 리프레쉬신호를 발생하므로 빈번한 리프레쉬 실행에 따른 메모리 시스템의 성능저하를 방지하는 장점이 있다.

Claims (6)

  1. 반도체 메모리 장치의 리프레쉬 제어회로에 있어서,
    리프레쉬 신호에 응답하여 상기 리프레쉬 신호를 소정 시간 지연시키는 지연회로;
    상기 리프레쉬 신호 및 상기 지연회로의 출력신호에 응답하는 제 1논리 회 로;
    상기 제 1논리 회로의 출력신호에 응답하여 내부 어드레스를 순차적으로 발생하는 카운터; 및
    상기 제 1논리회로의 출력신호에 응답하여 상기 내부 어드레스 또는 상기 반도체 메모리장치의 외부로부터 입력되는 외부 어드레스를 선택하고, 선택된 어드레스에 대응하는 워드 라인을 인에이블 시키기 위한 워드라인 인에이블 신호를 출력하는 선택회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  2. 제 1항에 있어서, 상기 리프레쉬 제어회로는 상기 리프레쉬 신호를 발생하는 리프레쉬 신호 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  3. 제 1항에 있어서, 상기 리프레쉬 제어회로는 상기 리프레쉬 신호에 응답하여 적어도 2이상의 로우(row)를 순차적으로 리프레쉬하기 위한 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  4. 제 1항에 있어서, 상기 지연회로는
    상기 리프레쉬 신호에 응답하여 상기 리프레쉬 신호를 제 1시간 지연시키는 제 1지연회로;
    상기 제 1지연회로의 출력신호에 응답하여 상기 제 1지연회로의 출력신호를 제 2시간 지연시키는 제 2지연회로; 및
    상기 제 1지연회로의 출력신호 및 상기 제 2지연회로의 출력신호에 응답하는 제 2논리회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  5. 제 4항에 있어서, 상기 제 1시간은 적어도 RAS(row address strobe) 프리차지 시간인 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  6. 제 4항에 있어서, 상기 제 2시간은 적어도 RAS 펄스 폭 인 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920013137A (ko) * 1990-12-31 1992-07-28 경상현 디램 제어기
KR20000002527A (ko) * 1998-06-22 2000-01-15 김영환 디램의 자동 리프레시 회로
KR20000046808A (ko) * 1998-12-31 2000-07-25 김영환 메모리의 자동 리프레쉬 회로

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920013137A (ko) * 1990-12-31 1992-07-28 경상현 디램 제어기
KR20000002527A (ko) * 1998-06-22 2000-01-15 김영환 디램의 자동 리프레시 회로
KR20000046808A (ko) * 1998-12-31 2000-07-25 김영환 메모리의 자동 리프레쉬 회로

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