KR100381969B1 - 데이타 리드장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치에서 데이타 출력을 위해 사용하는 데이타 리드장치에 관한 것으로, 특히 파이프 레지스터에 리드 데이타가 순차적으로 실리도록 제어하는 pcd 신호를 비정상적 불법 리드명령시에도 정상적으로 발생시켜 이후에 입력되는 정상 리드 명령이 상기 비정상적 불법 리드 명령여부와 관계없이 안정된 데이타 리드동작을 수행할 수 있도록 제어하므로써, 칩의 불량발생을 막고 리드동작상의 안정성을 확보한 데이타 리드장치에 관한 것이다.

Description

데이타 리드장치{The device for reading data}
본 발명은 반도체 메모리장치에서 데이타 출력을 위해 사용하는 데이타 리드장치에 관한 것으로, 보다 상세하게는 비정상적 불법 리드명령의 입력시에도 이후에 입력되는 정상적 리드명령에 대비해 데이타를 정상적으로 출력시키므로써 파이프 레지스터의 오동작을 방지하여 메모리칩에서의 불량발생을 막고 회로동작을 안정화시킨 데이타 리드장치에 관한 것이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory)에서 정상적인 데이타의 입·출력 명령이 들어올 수 있는 경우는 워드라인이 인에이블되어 있는 뱅크의 데이타 입·출력 명령이 인가되는 경우인데, 정상적인 리드동작은 글로벌 데이타 버스라인에 데이타가 실리게 되면 이 데이타를 검출하여 출력단 바로 전단에 위치하는 파이프 레지스터(pipe register)에 데이타가 순차적으로 실리도록 제어하는 신호(이 신호를 pcd 신호라 함)가 일차적으로 발생되며, 데이타 출력 인에이블신호에 의해 상기 파이프 레지스터에 저장되어 있는 데이타를 순차적으로 출력단에 발생시키도록 제어하는 신호(이 신호를 pocnt 신호라 함)가 발생됨으로 인해 데이타의 출력이 이루어진다.
상기 글로벌 데이타 버스라인에 실리는 데이타는 컬럼 선택신호(yi)가 인에이블되어 비트라인 센스앰프(BL S/A)에 의해 센싱된 데이타가 우선 로컬 버스라인에 실린 후 이 신호를 다시 데이타 입·출력 센스앰프(I·O S/A)에서 다시 센싱한 데이타 신호가 된다.
이때, 정상적인 리드동작에서는 버스트동작에 맞추어 출력되는 데이타신호가 상기 글로벌 데이타 버스라인에 실림으로 인해 순차적으로 발생되는 제어신호(pcd)에 의해 파이프 레지스터(pipe register)에 순차적으로 데이타가 실리게 되며, 이들 데이타 역시 순차적으로 발생되는 제어신호(pocnt)에 의해 순서의 어긋남 없이 데이타들을 출력시키게 된다.
도 1 은 일반 반도체 메모리장치에서의 정상적인 리드동작을 나타내는 신호파형도로, 글로벌 데이타 버스라인에 실리는 데이타신호(global_data, global_data_b)의 변화를 이용하여 파이프 레지스터(pipe register)에 데이타가 실리도록 제어하는 신호를 순차적으로 발생시키는 것을 나타낸다.
동 도면에서는 3개의 파이프 레지스터를 이용하는 구조에서의 신호 파형도를 도시하고 있으며, 각각의 파이프 레지스터에 데이타를 받아들이도록 제어하는 신호인 pcd<0>, pcd<1>, pcd<2>가 순차적으로 발생하고 (a) 와 (b)의 신호 파형을 통해 알 수 있듯이 4번 천이되는 글로벌 데이타 버스라인에 실린 데이타신호(global_data, global_data_b)에 의해 상기 pcd신호가 (c), (d), (e)의 신호 파형에서와 같이 pcd<0> ― pcd<1> ― pcd<2> ― pcd<0>의 순서로 발생하는 것을 나타낸다.
또한, 동 도면상에 도시하지는 않았지만, 상기 파이프 레지스터(pipe register)에 저장되어 있는 데이타신호의 순차적 출력을 제어하는 신호인 pocnt 신호도 상기 pcd신호의 발생순서와 동일하게 pocnt<0> ― pocnt<1> ― pocnt<2> ― pocnt<0>의 순서로 발생하여 안정적인 버스트 4 동작을 수행하게 된다.
그런데, 비정상적 불법(illegal) 리드 명령신호의 입력시에는 상기 컬럼 선택신호(yi)가 정상적으로 인에이블되고 파이프 레지스터에서의 데이타 출력을 제어하는 신호(pocnt) 또한 정상적으로 인에이블되지만, 워드라인이 인에이블되지 않은 상태이기 때문에 로컬 데이타 버스라인에는 어떠한 데이타도 실리지 않게 되어 정상적인 데이타가 실렸을 경우 발생하는 로컬 데이타 버스라인쌍간의 전위차가 발생되지 않아 정상적인 데이타 입·출력 센스앰프(I·O S/A)의 동작이 이루어지지 않게 된다.
따라서, 글로벌 데이타 버스라인상에 실리는 데이타들도 불안정한 상태가 되면서 상기 파이프 레지스터에 데이타를 실도록 제어하는 신호(pcd) 역시 정상적으로 발생되지 않게 되어, 파이프 레지스터에서 데이타를 출력하도록 제어하는 신호(pocnt)와의 순차적인 관계가 어긋나게 된다.
상기 pcd 신호와 pocnt 신호간의 신호 맞물림은 이후에 입력되는 정상적 리드 명령신호에 대해서도 부정적 영향을 미쳐 안정된 리드동작의 보장을 저해하는 문제점이 발생한다.
또한, 이로인해 칩의 불량(fail) 발생이 야기되어 회로동작의 안정성을 확보하기가 어려워지는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 파이프 레지스터에 리드데이타가 순차적으로 실리도록 제어하는 pcd 신호를 비정상적 불법 리드명령시에도 정상적으로 발생시켜 이후에 입력되는 정상 리드 명령이 상기 비정상적 불법 리드 명령여부와 관계없이 안정된 데이타 리드동작을 수행할 수 있도록 제어하므로써, 칩의 불량발생을 막고 리드동작상의 안정성을 확보한 데이타 리드장치를 제공하는데 있다.
도 1 은 일반 반도체 메모리장치에서의 정상적인 리드동작을 나타내는 신호 파형도
도 2 는 본 발명에 따른 데이타 리드장치의 구성도
도 3 은 본 발명에 따른 데이타 리드장치에서의 비정상적 리드명령신호의 입력시 정상 리드동작의 수행을 나타내는 신호 파형도
<도면의 주요부분에 대한 부호의 설명>
10, 20: 제1, 제2 논리부 30: 버퍼링부
100: pcd 발생수단 200: 명령신호 판단수단
300: 펄스 발생수단
상기 목적을 달성하기 위하여, 본 발명은 제 1 제어신호에 응답하여, 파이프 레지스터에 데이타가 순차적으로 실리도록 제어하는 제 2 제어신호를 발생시키는 제어신호 발생수단을 구비하는 데이타 리드장치에 있어서,외부로부터 입력되는 리드 명령신호를 포함하고, 각 해당뱅크의 리드 동작을 수행할 수 있는 상태를 나타내는 카스(컬럼 어드레스 스트로브) 활성화 신호들을 조합하여 상기 리드 명령신호가 정상 명령신호인지 여부를 판단하는 명령신호 판단수단과, 상기 외부입력 리드 명령신호가 정상 명령신호이면, 상기 제어신호 발생수단으로 상기 제 1 제어신호를 발생시키고, 상기 외부입력 리드 명령신호가 비정상 명령신호이면, 상기 명령신호 판단수단의 출력신호, 상기 외부입력 리드명령에 의해 발생하는 클럭신호인 카스 활성화 제어신호 및 버스트동작시 버스트 길이에 따라 발생하는 클럭신호인 내부 카스신호를 조합하여 상기 제어신호 발생수단으로 상기 제 1 제어신호를 발생시키는 펄스 발생수단을 구비하는 것을 특징으로 한다.상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 데이타 리드장치의 구성도를 도시한 것으로, 버스트(burst) 동작제어를 위해 파이프 레지스터(pipe register)에 데이타가 순차적으로 실리도록 제어하는 신호(pcd)를 발생시키는 pcd발생수단(100)과; 각 해당뱅크의 카스 활성화 제어신호들(casz_bank0∼3)을 조합하여 외부로부터 입력되는 리드 명령신호가 정상 명령신호인지 비정상적 불법 명령신호인지를 판단하는 명령신호 판단수단(200)과; 상기 명령신호 판단수단(200)에 의해 상기 외부입력 리드 명령신호가 비정상적 불법 명령신호로 판단된 경우에도 정상 리드동작을 위해 상기 pcd신호가 정상적으로 발생되도록 상기 외부입력 리드명령에 의해 발생하는 카스활성화 제어신호(casp6) 및 버스트동작시 버스트 길이에 따라 발생하는 내부 카스신호(icasp6)를 조합하여 상기 pcd 발생수단(100)으로 소정의 펄스 제어신호(illegal)를 발생시키는 펄스 발생수단(300)을 구비하여 구성된다.
동 도면에서는 상기 명령신호 판단수단(200)을 상기 각 해당뱅크의 카스 활성화신호들(casz_bank0∼3)을 입력받아 논리조합하는 노아게이트(NOR1)로 구성한다.
또한, 상기 펄스 발생수단(300)은 상기 외부입력 리드명령에 의해 발생하는 카스 활성화 제어신호(casp6) 및 버스트동작시 버스트 길이에 따라 발생하는 내부 카스신호(icasp6)를 입력받아 오아조합하는 제1 논리부(10)와, 상기 명령신호 판단수단(200)의 출력신호와 상기 제1 논리부(10)의 출력신호를 입력받아 낸드조합하는 제2 논리부(20)와, 상기 제2 논리부(20)의 출력신호를 일정 전위수준으로 버퍼링하여 상기 pcd발생수단(100)으로 전달하는 버퍼링부(30)로 구성한다.
동 도면에서는 상기 제1 논리부(10)를 상호 직렬연결된 노아게이트(NOR2)와 인버터(IV1)로 구현하였으며, 상기 제2 논리부(20)는 낸드게이트(NAND1)로 구현하였다.
또한, 상기 버퍼링부(30)는 직렬연결된 다수의 인버터(간단히 2개의 인버터 (IV2와 IV3)로 도시함)로 구현한다.
도 3 은 상기 구성을 갖는 본 발명에 따른 데이타 리드장치에서의 비정상적 리드 명령신호의 입력시 정상 리드동작의 수행을 나타내는 신호 파형도로, 동 도면을 참조하며 본 발명의 동작을 자세히 살펴보기로 한다.
우선, 본 발명에 따른 데이타 리드장치에서는 외부로부터 입력되는 리드 명령신호가 정상 명령신호인지 비정상적 불법 명령신호인지를 알 수 있어야 한다.
따라서, 각각의 뱅크에서의 카스 활성화동작이 이루어지고 있으면 casz_bank라는 신호가 하이로 인에이블되며, 기타 다른 뱅트의 카스 활성화 명령신호가 입력되면 인에이블되어 있던 뱅크의 casz_bank 신호는 디스에이블되는 동작특성과, 로오 활성화가 되어있지 않는 뱅크에 카스 활성화 명령신호가 들어오더라도 그 뱅크의 casz_bank 신호는 인에이블되지 않도록 하는 동작특성을 이용하여 명령신호의 특성을 판단하게 된다.
즉, 비정상적 불법 리드 명령신호가 입력되는 경우, 모든 뱅크의 casz_bank신호는 디스에이블되기 때문에 상기 명령신호 판단수단(200)은 '로직하이'의 신호를 발생시켜 입력된 리드 명령신호가 비정상적 불법 명령신호임을 판단하게 된다.
그러나, 비정상적 불법 명령신호가 입력되는 경우에도 상기 외부입력 리드명령에 의해 발생하는 카스 활성화 제어신호(casp6) 및 버스트동작시 버스트 길이에 따라 발생하는 내부 카스신호(icasp6)는 도 3 의 (a) 와 (b)의 신호 파형을 통해 알 수 있듯이 지속적으로 발생되게 된다.
이에 따라, 상기 두 카스신호(casp6, icasp6)는 제1 논리부(10)를 거쳐 두 신호의 전위가 모두 '로직로우' 인 경우 상기 제2 논리부(20)를 이루는 낸드게이트(20)의 일측 입력단 신호를 '로직로우'로 천이시키므로써, pcd신호의 정상적인 발생을 제어하는 신호(illegal)를 (c)의 신호파형과 같이 '로직하이'로 인에이블시켜 발생시키게 된다.
상기 제어신호(illegal)의 주기적 발생에 의해 후단에 연결된 pcd 발생수단(100)을 주기적으로 인에이블시키므로써, 도 3 의(d), (e), (f)에 도시된 바와 같이 파이프 레지스터(pipe register)에 데이타가 정상적으로 실리도록 제어하는 제어신호(pcd)를 순차적으로 발생시키게 된다.
즉, 비정상적 불법 리드 명령신호의 입력시에도 상기 두 카스 활성화신호(casp6, icasp6)의 조합에 의해 파이프 레지스터에 데이타를 실도록 제어하는 신호(pcd)가 정상적으로 발생되게 된다.
이상에서 설명한 바와같이 본 발명에 따른 데이타 리드장치에 의하면, 파이프 레지스터에 리드할 데이타가 순차적으로 실리도록 제어하는 pcd 신호를 비정상적 불법 리드명령시에도 정상적으로 발생시킬 수 있게 되어 이후에 입력되는 정상 리드 명령이 상기 비정상적 불법 리드 명령여부와 관계없이 안정된 데이타 리드동작을 수행할 수 있도록 하는 매우 뛰어난 효과가 있다.
이로 인해, 칩의 불량발생을 막고 리드동작상의 안정성을 확보할 수 있게되는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 제 1 제어신호에 응답하여, 파이프 레지스터에 데이타가 순차적으로 실리도록 제어하는 제 2 제어신호를 발생시키는 제어신호 발생수단을 구비하는 데이타 리드장치에 있어서,
    외부로부터 입력되는 리드 명령신호를 포함하고, 각 해당뱅크의 리드 동작을 수행할 수 있는 상태를 나타내는 카스(컬럼 어드레스 스트로브) 활성화 신호들을 조합하여 상기 리드 명령신호가 정상 명령신호인지 여부를 판단하는 명령신호 판단수단;
    상기 외부입력 리드 명령신호가 정상 명령신호이면, 상기 제어신호 발생수단으로 상기 제 1 제어신호를 발생시키고,
    상기 외부입력 리드 명령신호가 비정상 명령신호이면, 상기 명령신호 판단수단의 출력신호, 상기 외부입력 리드명령에 의해 발생하는 클럭신호인 카스 활성화 제어신호 및 버스트동작시 버스트 길이에 따라 발생하는 클럭신호인 내부 카스신호를 조합하여 상기 제어신호 발생수단으로 상기 제 1 제어신호를 발생시키는 펄스 발생수단을 구비하는 것을 특징으로 하는 데이타 리드장치.
  2. 제 1 항에 있어서,
    상기 명령신호 판단수단은 상기 각 해당뱅크의 카스 활성화신호들을 입력받아 노아조합하는 논리소자로 구성하는 것을 특징으로 하는 데이타 리드장치.
  3. 제 1 항에 있어서,
    상기 펄스 발생수단은 상기 외부입력 리드명령에 의해 발생하는 상기 카스 활성화 제어신호 및 상기 버스트동작시 버스트 길이에 따라 발생하는 내부 카스신호를 입력받아 오아조합하는 제1 논리부와,
    상기 명령신호 판단수단의 출력신호와 상기 제1 논리부의 출력신호를 입력받아 낸드조합하는 제2 논리부와,
    상기 제2 논리부의 출력신호를 일정 전위수준으로 버퍼링하여 상기 제어신호 발생수단으로 전달하는 버퍼링부로 구성하는 것을 특징으로 하는 데이타 리드장치.
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