KR20060106343A - 반도체 메모리 소자의 로우 액티브 시간 제어회로 - Google Patents

반도체 메모리 소자의 로우 액티브 시간 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 로우 패스 관련 기술에 관한 것이다. 본 발명은 오토 프리차지를 수반하는 리드 커맨드 인가시 비정상적인 뱅크 프리차지를 방지할 수 있는 반도체 메모리 소자의 로우 액티브 시간 제어회로를 제공하는데 그 목적이 있다. 본 발명에서는 뱅크 액티브 신호를 받아 생성된 펄스를 리셋 신호로 사용하고, 로우 액티브 신호를 지연시킨 신호를 셋 신호로 사용하는 SR 플립플롭 회로를 이용하여 로우 액티브 시간 제어회로를 구현하였다. 본 발명을 적용하면, 뱅크 액티브 신호를 사용하여 최소 로우 액티브 시간 보장신호(tRASMINB)가 비활성화되는 시점을 기존의 프리차지 신호가 활성화되는 시점에서 다음 액티브 신호가 발생하는 시점으로 변경하여 오토 프리차지 커맨드에 의해 발생한 오토 프리차지 신호가 딜레이 되어 이후의 정상 동작을 방해하는 현상을 방지할 수 있다.
로우 액티브 시간, 뱅크 액티브 신호, 로우 액티브 신호, 프리차지, SR 플립플롭

Description

반도체 메모리 소자의 로우 액티브 시간 제어회로{ROW ACTIVE TIME CONTROL CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 로우 패스의 블럭 다이어그램.
도 2는 상기 도 1의 로우 액티브 시간(tRAS) 제어회로를 나타낸 도면.
도 3은 상기 도 1 및 도 2의 회로의 타이밍 다이어그램.
도 4는 본 발명의 일 실시예에 따른 로우 패스의 블럭 다이어그램.
도 5는 상기 도 4의 로우 액티브 시간(tRAS) 제어회로의 구성을 예시한 도면.
도 6은 상기 도 4 및 도 5의 회로의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
40 : 펄스 생성부
41 : 딜레이
42 : SR 플립플롭
BA : 뱅크 액티브 신호
SATVB : 로우 액티브 신호
tRASMINB : 최소 로우 액티브 시간 보장신호
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 로우 패스 관련 기술에 관한 것이다.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 과정을 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 셀의 데이터를 센싱하여 증폭시킨 후 셀에 재기록하는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시 모드에는 노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때 예컨대, 파워다운 모드에서 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.
예컨대, DRAM의 동작에서 오토 리프레시 커맨드가 인가 되었을 때, 로우 액티브 및 프리차지 동작이 스펙에 정해진 시간 내에 완료되어야 한다. 워드라인이 활성화되어 있는 구간인 로우 액티브 시간(tRAS)은 회로 내부의 딜레이에 의해서 결정되며, 일정한 지연 시간 이후에 로우 액티브 신호를 비활성화시킨다. 로우 액티브 신호가 비활성화 상태를 유지하는 구간이 로우 프리차지 시간(tRP)으로 정해진다.
한편, 로우 액티브 시간(tRAS) 동안에는 워드라인 활성화(이때, 전하 공유가 일어남), 비트라인 감지증폭 및 재저장 동작이 수행되며, 로우 프리차지 시간(tRP)에는 워드라인 비활성화 및 비트라인 프리차지 동작이 수행된다.
그런데, 오토 리프레시 동작이 제대로 수행되기 위해서는 셀 데이터를 감지증폭하여 재저장할 수 있을 정도(스토리지 노드를 90%(또는 95%) 이상 충/방전할 수 있을 정도)의 최소한의 로우 액티브 시간(tRASmin)이 보장되어야 하며, 너무 길어도 좋지 않다.
만일, 로우 액티브 시간(tRAS)이 너무 짧으면 셀 데이터를 캐패시터에 충분히 저장할 수 없어 셀 데이터를 잃는 경우가 발생할 수 있으며, 로우 액티브 시간(tRAS)이 필요 이상으로 길어지면 전류 소모가 증가하는 문제점이 있다. 따라서, 최적화된 로우 액티브 시간(tRAS)의 제어가 필수적이다.
이러한 로우 액티브 시간(tRAS)의 확보는 액티브 커맨드 인가시에도 필요하 나, 특히 별도의 프리차지 커맨드 없이 프리차지를 수행해야 하는 오토 리프레시 동작시 필수적이다.
도 1은 종래기술에 따른 로우 패스의 블럭 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 로우 패스는, 외부 커맨드를 조합하여 내부 커맨드 신호(예컨대, 액티브 신호(ACT), 프리차지 신호(PCG), 리드 신호(READ)를 생성하기 위한 커맨드 디코더와, 액티브 신호(ACT) 및 내부 프리차지 신호(IPCG)를 받아 뱅크 액티브 신호(BA)를 생성하기 위한 뱅크 액티브부와, 뱅크 액티브 신호(BA)를 지연시켜 로우 액티브 신호(SATVB)를 생성하기 위한 X-컨트롤부와, 로우 액티브 신호(SATVB)를 받아서 최소 로우 액티브 시간 보장신호(tRASMINB)를 출력하기 위한 로우 액티브 시간(tRAS) 제어회로와, 리드 신호(READ) 및 잉여 어드레스 신호(A10)를 받아 프리 오토 프리차지 신호(PRE_APCG)를 출력하기 위한 오토 프리차지부와, 반전된 최소 로우 액티브 시간 보장신호(tRASMINB)와 프리 오토 프리차지 신호(PRE_APCG)를 입력으로 하는 낸드 게이트와, 낸드 게이트의 출력을 반전시켜 오토 프리차지 신호(APCG)를 출력하기 위한 인버터와, 프리차지 신호(PCG)와 오토 프리차지 신호(APCG)를 받아 내부 프리차지 신호(IPCG)를 생성하기 위한 뱅크 프리차지부를 구비한다.
도 2는 상기 도 1의 로우 액티브 시간(tRAS) 제어회로를 나타낸 도면이다.
도 2를 참조하면, 종래기술에 따른 로우 액티브 시간(tRAS) 제어회로는, 로우 액티브 신호(SATVB)를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호를 지연시키기 위한 딜레이(20)와, 딜레이(20)의 출력신호(A)를 지연시키기 위한 딜레이(21)와, 딜레이(20)의 출력신호(A) 및 딜레이(21)의 출력신호(B)를 입력으로 하여 최소 로우 액티브 시간 보장신호(tRASMINB)를 출력하기 위한 낸드 게이트(NAND1)로 구성된다. 여기서, 두 딜레이(20, 21)는 입력된 신호의 라이징 에지를 딜레이시켜 출력한다.
도 3은 상기 도 1 및 도 2의 회로의 타이밍 다이어그램이다.
도 3에 도시된 바와 같이, 로우 상태로 인에이블 된 로우 액티브 신호(SATVB)는 그 폴링 에지가 딜레이되어 최소 로우 액티브 시간 보장신호(tRASMINB)를 로우 상태로 활성화시킨다. 최소 로우 액티브 시간 보장신호(tRASMINB)가 로우 상태로 인에이블 된 후에 오토 프리차지 커맨드에 의해 일정 tCK 이후에 오토 프리차지 신호(APCG)가 발생하면 내부 프리차지 신호(IPCG)가 활성화되어 뱅크 액티브 신호(BA)를 로우 상태로 비활성화시킴으로써 프리차지 동작을 수행하게 된다.
뱅크 액티브 신호(BA)가 로우로 비활성화 되면, 로우 액티브 신호(SATVB)가 하이 상태로 비활성화되고 이에 따라 최소 로우 액티브 시간 보장신호(tRASMINB)가 바로 하이 상태로 비활성화된다.
한편, 오토 프리차지를 수반하는 리드 커맨드(RD with APCG)가 인가된 후, 버스트 길이(BL)의 1/2 즉, BL/2 이전 클럭의 라이징 에지에서 프리차지 신호(PCG)가 활성화될 경우, 뱅크 액티브 신호(BA)는 프리차지 신호(PCG)에 의해 로우로 비활성화되과, 이에 따라 로우 액티브 신호(SATVB)가 하이 상태로 천이되면 최소 로우 액티브 시간 보장신호(tRASMINB) 역시 하이 상태로 비활성화 된다.
이때, 오토 프리차지를 수반하는 리드 커맨드(RD with APCG)에 의해 BL/2 후 에 발생한 프리 오토 프리차지 신호(PRE_APCG)는 최소 로우 액티브 시간 보장신호(tRASMINB)가 이미 하이 상태로 비활성화 되어 있기 때문에 오토 프리차지 신호(APCG)를 활성화시켜서 프리차지 커맨드나 오토 프리차지 커맨드가 인가되지 않은 경우에도 비정상적으로 뱅크를 프리차지시켜 버린다. 이 경우 그 이후에 발생하는 리드 또는 라이트 동작을 수행하지 못하게 되는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 오토 프리차지를 수반하는 리드 커맨드 인가시 비정상적인 뱅크 프리차지를 방지할 수 있는 반도체 메모리 소자의 로우 액티브 시간 제어회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 뱅크 액티브 신호의 활성화 에지를 받아 펄스를 생성하기 위한 펄스 생성수단; 로우 액티브 신호의 활성화 에지를 지연시켜 출력하기 위한 지연수단; 및 상기 지연수단의 출력신호를 셋 입력으로 하고, 상기 펄스 생성수단으로부터 출력된 펄스를 리셋 입력으로 하는 SR 플립플롭을 구비하는 반도체 메모리 소자의 로우 액티브 시간 제어회로가 제공된다.
나아가, 상기 SR 플립플롭은 두 개의 크로스 커플드 낸드 게이트로 구현하는 것이 바람직하다.
본 발명에서는 뱅크 액티브 신호를 받아 생성된 펄스를 리셋 신호로 사용하고, 로우 액티브 신호를 지연시킨 신호를 셋 신호로 사용하는 SR 플립플롭 회로를 이용하여 로우 액티브 시간 제어회로를 구현하였다. 본 발명을 적용하면, 뱅크 액티브 신호를 사용하여 최소 로우 액티브 시간 보장신호(tRASMINB)가 비활성화되는 시점을 기존의 프리차지 신호가 활성화되는 시점에서 다음 액티브 신호가 발생하는 시점으로 변경하여 오토 프리차지 커맨드에 의해 발생한 오토 프리차지 신호가 딜레이 되어 이후의 정상 동작을 방해하는 현상을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 로우 패스의 블럭 다이어그램이다.
도 4를 참조하면, 본 실시예에 따른 로우 패스는, 외부 커맨드를 조합하여 내부 커맨드 신호(예컨대, 액티브 신호(ACT), 프리차지 신호(PCG), 리드 신호(READ)를 생성하기 위한 커맨드 디코더와, 액티브 신호(ACT) 및 내부 프리차지 신호(IPCG)를 받아 뱅크 액티브 신호(BA)를 생성하기 위한 뱅크 액티브부와, 뱅크 액티브 신호(BA)를 지연시켜 로우 액티브 신호(SATVB)를 생성하기 위한 X-컨트롤부와, 뱅크 액티브 신호(BA) 및 로우 액티브 신호(SATVB)를 받아서 최소 로우 액티브 시간 보장신호(tRASMINB)를 출력하기 위한 로우 액티브 시간(tRAS) 제어회로와, 리 드 신호(READ) 및 잉여 어드레스 신호(A10)를 받아 프리 오토 프리차지 신호(PRE_APCG)를 출력하기 위한 오토 프리차지부와, 반전된 최소 로우 액티브 시간 보장신호(tRASMINB)와 프리 오토 프리차지 신호(PRE_APCG)를 입력으로 하는 낸드 게이트와, 낸드 게이트의 출력을 반전시켜 오토 프리차지 신호(APCG)를 출력하기 위한 인버터와, 프리차지 신호(PCG)와 오토 프리차지 신호(APCG)를 받아 내부 프리차지 신호(IPCG)를 생성하기 위한 뱅크 프리차지부를 구비한다.
상기 도 1과 비교해 보면, 최소 로우 액티브 시간 보장신호(tRASMINB)를 출력하기 위한 로우 액티브 시간(tRAS) 제어회로의 입력으로 로우 액티브 신호(SATVB) 외에 뱅크 액티브 신호(BA)를 더 사용한 점이 다름을 알 수 있다.
도 5는 상기 도 4의 로우 액티브 시간(tRAS) 제어회로의 구성을 예시한 도면이다.
도 5를 참조하면, 도시된 로우 액티브 시간(tRAS) 제어회로는, 뱅크 액티브 신호(BA)의 라이징 에지를 받아 리셋 신호(A')를 생성하기 위한 펄스 생성부(40)와, 로우 액티브 신호(SATVB)를 입력으로 하는 인버터(INV2)와, 인버터(INV2)의 출력 신호의 라이징 에지를 지연시키기 위한 딜레이(41)와, 딜레이(41)의 출력신호를 반전시켜 셋 신호(B')로 출력하기 위한 인버터(INV3)와, 리셋 신호(A') 및 셋 신호(B')를 입력으로 하여 최소 로우 액티브 시간 보장신호(tRASMINB)를 생성하기 위한 SR 플립플롭(42)을 구비한다.
여기서, SR 플립플롭(42)은 두 개의 크로스 커플드 낸드 게이트(NAND2, NAND3)로 구현할 수 있다.
도 6은 상기 도 4 및 도 5의 회로의 타이밍 다이어그램이다.
우선, 오토 프리차지를 수반한 리드 커맨드(RD with APCG) 이전에 인가된 액티브 커맨드에 의해 최소 로우 액티브 시간 보장신호(tRASMINB)는 로우로 활성화된 상태가 될 것이다.
한편, 도 6에 도시된 바와 같이, 오토 프리차지를 수반한 리드 커맨드(RD with APCG)가 인가된 이후에 프리차지 신호(PCG)가 활성화되면, 뱅크 액티브 신호(BA)가 로우 상태로 비활성화되고 로우 액티브 신호(SATVB)는 하이 상태로 천이되더라도 SR 플립플롭(42)에 의해 최소 로우 액티브 시간 보장신호(tRASMINB)가 로우 상태를 유지하게 되고 다음 액티브 커맨드가 인가되어 뱅크 액티브 신호(BA)를 하이 상태로 활성화시키면 펄스 생성부(40)에서 뱅크 액티브 신호(BA)의 라이징 에지를 받아서 로우 펄스를 발생시키고 발생된 펄스는 SR 플립플롭(42)을 리셋시켜 최소 로우 액티브 시간 보장신호(tRASMINB)를 하이 상태로 비활성화시킨다. 이후, 로우 액티브 신호(SATVB)가 로우 상태로 활성화되면 딜레이(41)에서 로우 액티브 신호(SATVB)의 폴링 에지를 지연시키고, 이에 따라 SR 플립플롭(42)이 셋되어 최소 로우 액티브 시간 보장신호(tRASMINB)는 로우 상태로 활성화된다.
결국, 오토 프리차지를 수반한 리드 커맨드(RD with APCG)가 인가되고 클럭(CLK)의 다음 라이징 에지에서 프리차지 커맨드(illegal PCG)가 발생할 경우, 최소 로우 액티브 시간 보장신호(tRASMINB)의 상태가 변하지 않고 동일한 상태를 유지하여, BL/2 이후 프리 오토프리차지 신호(PRE_APCG)가 활성화 되더라도 지연되지 않고 오토프리차지 신호(APCG)를 발생시킨다. 이렇게 함으로서 종래기술에서 문제가 되었던 오토프리차지 신호(APCG)가 지연되는 현상을 방지할 수 있다. 이 경우, 먼저 발생한 프리차지 커맨드에 의해 발생한 내부 프리차지 신호(IPCG)에 의해 뱅크는 프리차지된 상태이며 그 이후 발생한 오토 프리차지 신호에 의해 내부 프리차지 신호(IPCG)가 다시 한번 발생하더라도 아무런 동작을 수행하지 않아서 문제를 야기하지 않게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 사용된 로직은 각 신호의 액티브 행태에 따라 다른 종류의 로직으로 변경할 수 있으며, 경우에 따라서는 그 위치가 달라지거나 사용되지 않을 수도 있다.
또한, 전술한 실시예에서는 SR 플립플롭을 구현하기 위하여 2개의 크로스 커플드 낸드 게이트를 이용하였으나, SR 플립플롭을 다른 로직으로 구현하는 경우에도 본 발명은 적용된다.
전술한 본 발명은 오토 프리차지를 수반하는 리드 커맨드 인가시 비정상적인 뱅크 프리차지를 방지할 수 있으며, 이에 따라 반도체 메모리 소자의 오동작을 방 지할 수 있다.

Claims (2)

  1. 뱅크 액티브 신호의 활성화 에지를 받아 펄스를 생성하기 위한 펄스 생성수단;
    로우 액티브 신호의 활성화 에지를 지연시켜 출력하기 위한 지연수단; 및
    상기 지연수단의 출력신호를 셋 입력으로 하고, 상기 펄스 생성수단으로부터 출력된 펄스를 리셋 입력으로 하는 SR 플립플롭
    을 구비하는 반도체 메모리 소자의 로우 액티브 시간 제어회로.
  2. 제1항에 있어서,
    상기 SR 플립플롭은 두 개의 크로스 커플드 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 로우 액티브 시간 제어회로.
KR1020050029424A 2005-04-08 2005-04-08 반도체 메모리 소자의 로우 액티브 시간 제어회로 KR20060106343A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100925369B1 (ko) * 2007-12-20 2009-11-09 주식회사 하이닉스반도체 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치
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