JP3283362B2

JP3283362B2 - 半導体装置

Info

Publication number: JP3283362B2
Application number: JP25739693A
Authority: JP
Inventors: 武敏松浦
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1993-10-15
Filing date: 1993-10-15
Publication date: 2002-05-20
Anticipated expiration: 2017-05-20
Also published as: JPH07111086A; US5479111A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
ゲートの段数が多い信号伝達系、例えば所期の正常な機
能を確保するためのノイズ除去回路等の付加回路を備え
たものの改良に関する。

【０００２】

【従来の技術】従来、半導体装置には、信号伝達系に多
くの論理素子を備えてゲートの段数が多いもの、例えば
正常な機能を確保するために入力信号のノイズに起因す
る誤動作を防止するノイズ除去回路等の付加回路が備え
たものがある。

【０００３】以下、付加回路としてノイズ除去回路を備
えた従来の半導体装置について、ＤＲＡＭの出力ゲート
制御回路を例に挙げて図３に基いて説明する。

【０００４】同図において、１は／ＣＡＳ入力回路であ
って、簡略化してインバーターで構成されている。前記
インバーター１の出力は信号２となり、この信号２は
“Ｈ”で活性化状態、“Ｌ”で非活性化状態である。

【０００５】前記信号２はノイズ除去回路８０に入力さ
れる。前記ノイズ除去回路８０は、インバーター３、５
及び６並びにＮＡＮＤ回路８で構成される。このノイズ
除去回路８０において、信号２はインバーター３に入力
され、このインバーター３は信号４を発生する。信号４
はインバーター５及び６で遅延させられて信号７を発生
する。信号４及び信号７はＮＡＮＤ回路８に入力され、
このＮＡＮＤ回路８から信号９を発生し、この信号９が
ノイズ除去回路８０の出力である。即ち、信号２が活性
化状態である時にこの信号２に一瞬リセットノイズが入
って信号４が“Ｈ”となっても、信号７が“Ｌ”を保持
していて、信号９が“Ｈ”のまま変わらないので、ノイ
ズが除去される。

【０００６】前記ノイズ除去回路８０からの信号９は、
ラッチ８１に入力される。このラッチ８１は、２個のＮ
ＡＮＤ回路１０、１１により構成されるフリップフロッ
プ回路より成る。このラッチ８１において、前記信号９
はＮＡＮＤ回路１０に入力される。このＮＡＮＤ回路１
０は信号１２を出力し、信号１２はＮＡＮＤ回路１１に
入力される。このＮＡＮＤ回路１１からの信号１３は、
他方のＮＡＮＤ回路１０に入力される。

【０００７】また前記信号２は、インバーター１４、１
５及び１６で遅延させられ、前記インバーター１６は信
号１７を発生する。１８はインバーターにより構成され
る／ＷＥ入力回路であって、その出力信号１９はインバ
ーター２０を経て、信号２１となる。前記信号１７及び
信号２１はＮＡＮＤ回路２２に入力され、このＮＡＮＤ
回路２２は信号２３を発生する。この信号２３は前記ラ
ッチ８１のＮＡＮＤ回路１１の入力になる。この伝達さ
れる信号２３の状態を前記ラッチ８１でラッチする。

【０００８】前記ラッチ８１からの信号１２は、インバ
ーター２４を経て信号２５となる。２６はインバーター
より成る／ＯＥ入力回路であって、信号２７を発生す
る。前記信号２５及び信号２７はＮＡＮＤ回路２８に入
力され、このＮＡＮＤ回路２８は信号２９を発生する。
この信号２９は前記ＮＡＮＤ回路２２からの信号２３の
状態をラッチした信号である。

【０００９】前記信号２９はインバーター５１を経て信
号４２となる。４３は出力バッファー回路であって、前
記信号４２が活性化されると活性化される。前記出力バ
ッファー回路４３は、信号４２及びデータが入力される
２つのＮＡＮＤ回路４４及び４５、及び前記データを反
転しＮＡＮＤ回路４５にそのデータ反転信号を与えるイ
ンバーター４６、前記ＮＡＮＤ回路４５の出力信号を反
転するインバーター４７、並びに出力トランジスタ４
８、４９より成り、信号５０を出力する。

【００１０】次に、ＤＲＡＭの各端子の役割及びその動
作について説明する。ＤＲＡＭにおいては、／ＣＡＳ端
子は列アドレスのラッチと出力制御に用いられる。ま
た、／ＷＥ端子はＤＲＡＭの動作が読み出しか又は書き
込みかを決定するのに用いられる。即ち、／ＷＥ端子が
“Ｈ”ならば読み出しになり、“Ｌ”ならば書き込みに
なる。しかし、ＤＲＡＭにおいては／ＣＡＳ端子が
“Ｈ”から“Ｌ”に変わった時に／ＷＥ端子が“Ｌ”な
らば、その後に／ＷＥ端子を“Ｈ”にしてもデータが出
力されないように、／ＷＥ端子が“Ｌ”であることをラ
ッチする構成である。この動作はアーリーライトモード
と呼ばれている。逆に、／ＣＡＳ端子が“Ｈ”から
“Ｌ”に変わった時に／ＷＥ端子が“Ｈ”であった場合
は読み出しになるが、その後で“Ｌ”になった場合には
直ちに書き込みになる。即ちこの場合は／ＷＥ端子が
“Ｈ”であることはラッチされない。この動作において
は、読み出ししながら書き込みを行うことになるため、
データ入力端子とデータ出力端子が同一の場合には読み
出すデータと書き込むデータとが干渉してしまう。そこ
で、ＤＲＡＭでは出力を出すか出さないかを決める／Ｏ
Ｅ端子を有している。／ＯＥ端子が“Ｈ”の時にはデー
タを出力せず、“Ｌ”の時はデータを出力するように構
成している。即ち／ＷＥ端子が“Ｈ”の状態で／ＣＡＳ
端子を“Ｈ”から“Ｌ”にすると読み出し動作になる
が、この時に／ＯＥ端子が“Ｌ”の時のみデータは出力
される。この後で書き込み動作をさせるには／ＯＥ端子
を“Ｌ”から“Ｈ”にしてデータの出力を止めてから／
ＷＥ端子を“Ｈ”から“Ｌ”にしなければならない。こ
の動作はディレイドライト、又は／ＯＥコントロールド
ライトと呼ばれている。また、読み出し時のデータ出力
と書き込み時のデータ入力とを共に有効にする動作も存
在し、この場合は特にリードモデファイライトとも呼ば
れる。この場合においては、読み出しから書き込みに動
作を移すために与える入力信号のタイミングについて製
品規格上の規格が決められている。

【００１１】以上の動作について、前記図３の回路の内
部動作を説明する。

【００１２】ＤＲＡＭが待機状態では／ＣＡＳ端子が
“Ｈ”であるので、信号２は“Ｌ”となり、以下、信号
４は“Ｈ”、信号９は“Ｌ”、信号１２は“Ｈ”、信号
２５は“Ｌ”、信号２９は“Ｈ”、信号４２は“Ｌ”で
あり、出力は発生しない。

【００１３】次に、読み出し動作について図４のタイミ
ングチャートにも基いて説明する。この読み出し動作で
は、／ＷＥ端子が“Ｈ”の状態で／ＣＡＳ端子が“Ｈ”
から“Ｌ”になる。従って、／ＣＡＳ端子が“Ｈ”のと
きは、信号２３は“Ｌ”であり、信号１３は“Ｈ”であ
る。この時、／ＯＥ端子は“Ｌ”で信号２７は“Ｈ”で
ある。この状態で、／ＣＡＳ端子が“Ｈ”から“Ｌ”に
なると、信号２は“Ｈ”になり、信号９は“Ｈ”とな
る。信号１３は“Ｈ”の状態にあるので、信号１２は
“Ｌ”となり、信号１３は“Ｈ”でラッチされる。ここ
で、前記信号２にリセットノイズが混入しても信号９は
ノイズ除去回路８０により“Ｈ”を保持し、ＮＡＮＤ回
路１０の出力信号１２が“Ｌ”となるので、信号１３は
“Ｈ”でラッチされ続ける。その後、所定時間だけ遅れ
て信号１７が“Ｌ”になり、信号２３が“Ｈ”となる。
以下、信号の状態は、信号２５は“Ｈ”となり、信号２
７が“Ｈ”となるので、信号２９は“Ｌ”となり、信号
４２が“Ｈ”となって、出力バッファー回路４３を活性
化する。従って、この出力バッファー回路４３におい
て、信号４２が“Ｈ”の状態では、データが“Ｈ”なら
ば出力トランジスタ４８が活性化して出力５０が“Ｈ”
となる一方、データが“Ｌ”ならば出力トランジスタ４
９が活性化して出力５０が“Ｌ”となる。

【００１４】この状態で／ＷＥ端子が“Ｈ”から“Ｌ”
になると、信号２１は“Ｌ”となるが、信号１７が既に
“Ｌ”であるので、信号２３は“Ｈ”のまま変わらず、
従って，以下の信号状態は変わらず、出力バッファー回
路４３は活性化状態のままであて、出力５０は変化しな
い。

【００１５】これに対し、図３に示すノイズ除去回路８
０がない場合には、図５に示すように、／ＣＡＳ端子が
“Ｌ”の時に一瞬“Ｈ”となるノイズが入力されたとき
に、信号２が“Ｌ”となり、この信号２がそのまま信号
９としてラッチ８１のＮＡＮＤ回路１０に入力されて、
信号１２は“Ｈ”となる。また、信号２３は既に“Ｈ”
であるために信号１３は“Ｌ”となる。従って、信号９
が“Ｈ”に戻っても、信号１３が“Ｌ”のため、信号１
２は“Ｈ”のままラッチされてしまう。その結果、信号
２９が“Ｈ”となり、出力バッファー回路４３が非活性
化してしまい、出力５０は出なくなってしまう。しか
し、前記ノイズ除去回路８０を備えれば、読み出し動作
時でのノイズによる出力バッファー回路４３の非活性化
を防止できて、出力５０が停止してしまう誤動作を防止
できる。

【００１６】次に、書き込み動作について説明する。以
下、この書き込み動作として、／ＷＥ端子が“Ｌ”の状
態で／ＣＡＳ端子が“Ｈ”から“Ｌ”になるアーリーラ
イト動作について説明する。／ＣＡＳ端子が“Ｈ”から
“Ｌ”になる直前では、この回路は待機状態であると考
えられる。また、／ＷＥ端子からの信号２１は“Ｌ”で
ある。従って、信号２３は“Ｈ”となる。更に、信号１
２は“Ｈ”であるので、信号１３は“Ｌ”である。この
状態で／ＣＡＳ端子が“Ｈ”から“Ｌ”になると、信号
２が“Ｌ”から“Ｈ”になって活性化し、信号９は
“Ｈ”になる。しかし、信号１３が“Ｌ”のため、信号
１２は“Ｈ”のままである。その後、信号１７が信号２
の活性化の時点から所定時間の遅延をもって“Ｈ”から
“Ｌ”になっても、／ＷＥ端子からの信号２１が“Ｌ”
であるので、信号２３は“Ｈ”のままである。前記の通
り信号１２及び信号２３が“Ｈ”のまま変わりないの
で、信号１３は“Ｌ”のままである。従って、以下の信
号の状態は前述した待機状態と変わりなく、信号４２が
“Ｌ”となるので、出力バッファー回路４３は非活性と
なり、出力５０は出ない。

【００１７】次に、この状態で／ＷＥ端子が“Ｌ”から
“Ｈ”に戻った場合には、信号２１が“Ｌ”から“Ｈ”
に変わるが、信号１７が“Ｌ”であるので、信号２３に
は変化がなく、信号４２は“Ｌ”のままであり、出力バ
ッファー回路４３は活性化しないので、出力５０は出な
いままである。

【００１８】

【発明が解決しようとする課題】しかしながら、前記従
来のゲート段数の多い信号伝達系を備えた半導体装置で
は、そのゲート段数の多い分、信号伝達系から最終的に
出力される信号の活性化に時間を要し、動作の高速性が
低下する欠点が生じる。

【００１９】この欠点があることを、前記従来の図３の
ノイズ除去回路を備えた半導体装置の構成について具体
的に説明すると、前記図３の回路では、／ＣＡＳ端子が
“Ｌ”になって信号２が活性化してから信号２９が活性
化するまでに、インバーター１、インバーター３、ＮＡ
ＮＤ回路８、ＮＡＮＤ回路１０、インバーター２４及び
ＮＡＮＤ回路２８というゲートが６段あり、活性化まで
に時間を要する。

【００２０】一方、ノイズ除去回路８０を取り去れば、
ゲートの段数を４段にして信号伝達を高速化することが
できるが、ノイズに対して弱くなるため、取り去ること
はできない。

【００２１】本発明は前記の欠点に鑑み、その目的は、
前記の課題を解決するように、ゲート段数の多い信号伝
達系を備える場合であっても、ノイズ等に対しても強く
て、且つ正常な動作を高速に行い得る半導体装置を提供
することにある。

【００２２】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明では、元々備えるゲート段数の多い信号伝
達系とは並列に、そのゲート段数よりも少ないゲート段
数の信号伝達系を設けて、動作の高速性を図る構成とす
る。更に、この新たに設ける信号伝達系による信号出力
中に、その信号にノイズが混入して非出力状態となって
も、その信号を再出力し得る構成として、正常な動作を
確保する構成とする。

【００２３】つまり、請求項１記載の発明の半導体装置
の具体的な構成は、入力信号である第１の信号を入力し
て第２の信号及び第３の信号を生成し、第４の信号を出
力する半導体装置であって、前記第１の信号を入力し、
第１の信号の活性化により前記第２の信号を活性化する
第１の信号伝達回路と、前記第１の信号を入力すると共
に、前記第１の信号が活性化されたときにワンショット
パルスを発生するワンショットパルス発生回路を有し、
前記第１の信号の活性化により前記ワンショットパルス
を前記第３の信号として、前記第１の信号伝達回路によ
り第２の信号が活性化するまでの間に活性化させ、この
第３の信号を前記第２の信号が活性化した後に非活性化
する第２の信号伝達回路と、前記第１の信号伝達回路か
らの第２の信号の活性状態又は前記第２の信号伝達回路
からの第３の信号の活性状態の間、前記第４の信号を活
性化させる第３の信号伝達回路とを備える構成である。

【００２４】また、請求項２記載の発明では、前記第２
の信号伝達回路を特定し、その構成を、第１の信号を入
力し、活性化したこの第１の信号と、この第１の信号を
設定時間遅延させた前記第１の信号とは逆相の信号との
論理積又は論理和をとる論理回路を有し、前記論理回路
の出力を前記第３の信号とする構成とする。

【００２５】

【作用】以上の構成により、請求項１及び２記載の発明
の半導体装置では、入力信号である第１の信号が活性化
すれば、先ずゲート段数の少ない第２の信号伝達回路か
ら第３の信号が活性化して、第３の信号伝達回路が第４
の信号を出力するので、動作が高速化する。そして、ゲ
ート段数の多い第１の信号伝達回路から第２の信号が活
性化された後に前記第３の信号が非活性化されると共
に、この活性化した第２の信号によって以後、第３の信
号伝達回路からの第４の信号の出力が継続される。

【００２６】しかも、ゲート段数の多い第１の信号伝達
回路から第２の信号が活性化されるまでの段階で、少な
いゲート段数の第２の信号伝達回路から早期に出力され
た前記第３の信号にノイズが一時的に混入した場合に
は、この第３の信号の出力が停止して、第３の信号伝達
回路からの第４の信号の出力が一時的に停止するが、前
記ノイズが無くなった時点で、第２の信号伝達回路から
は第３の信号が再出力されるので、動作を高速に行いな
がら、ノイズによっても第４の信号の出力動作が継続さ
れて、誤動作が確実に防止される。

【００２７】

【実施例】図１は本発明の一実施例を示し、ＤＲＡＭの
出力ゲート制御回路に適用したものである。同図におい
て、７０は第１の信号伝達回路、７１は前記第１の信号
伝達回路７０に並列に設けた第２の信号伝達回路、７２
は前記第１及び第２の信号伝達回路７０、７１からの信
号を受ける第３の信号伝達回路、４３は前記第３の信号
伝達回路７２からの信号を受ける出力バッファー回路で
ある。

【００２８】前記第１の信号伝達回路７０は、ノイズ除
去回路８０と、ラッチ（ラッチ回路）８１と、インバー
ター１４、１５及び１６と、ＮＡＮＤ回路２２と、イン
バーター２４と、ＮＡＮＤ回路２８と、インバーター１
８、２０及び２６とから成り、第１の信号２を入力し
て、第２の信号２９を生成する。前記ノイズ除去回路８
０は、インバーター３、５及び６と、ＮＡＮＤ回路８と
から成る。更に、前記ラッチ８１は、２個のＮＡＮＤ回
路１０、１１より構成するフリップフロップ回路から成
る。

【００２９】前記第２の信号伝達回路７１は、ワンショ
ットパルス発生回路８２と、インバーターより成る／Ｒ
ＡＳ入力回路３０と、インバーター３４と、３入力ＮＡ
ＮＤ回路３２とから成り、前記第１の信号２を入力し
て、この第１の信号２の活性化に応じて前記ワンショッ
トパルス発生回路８２が発生するワンショットパルスを
第３の信号４０として生成する。前記ワンショットパル
ス発生回路８２は、第１の信号２を反転し逆相とするイ
ンバーター３６と、前記インバーター３６からの信号に
設定時間の遅延を与える遅延回路３７と、ＮＡＮＤ回路
３９とから成る。前記遅延回路３７は、前記第３の信号
４０を“Ｌ”に活性化させている期間ｔ（後述の図２参
照）を決定し、この期間は、前記第１の信号伝達回路７
０の第２の信号２９が活性化した（“Ｌ”になった）後
に第３の信号４０が非活性化するように決定される。前
記ＮＡＮＤ回路３９は、活性化した第１の信号２と、こ
の活性化した第１の信号２のインバーター３６による反
転信号を前記遅延回路３７により設定時間遅延させた信
号との論理積をとる論理回路であり、前記ＮＡＮＤ回路
３９からの出力４０を第３の信号としている。尚、前記
ＮＡＮＤ回路３９は、適宜論理和をとる論理回路でも構
成可能である。

【００３０】そして、前記第２の信号伝達回路７１にお
いて、／ＲＡＳ端子からの入力信号は、前記／ＲＡＳ入
力回路３０により信号３１を出力する。信号２１、２
７、３１は３入力ＮＡＮＤ回路３２に入力され、このＮ
ＡＮＤ回路３２は信号３３を出力する。信号３３はイン
バーター３４を経て信号３５となる。また、／ＣＡＳ入
力回路１の出力信号２はインバーター３６に入力され、
遅延回路３７で遅延させられて信号３８となる。前記信
号３８は第１の信号２が“Ｈ”になると遅れて“Ｌ”と
なる。信号２、３５、３８は前記３入力ＮＡＮＤ回路３
９に入力されて、第３の信号４０が発生する。

【００３１】また、前記第３の信号伝達回路７２は、Ｎ
ＡＮＤ回路４１のみから成り、このＮＡＮＤ回路４１に
は第２の信号２９及び第３の信号４０が入力され、この
ＮＡＮＤ回路４１から第４の信号４２が発生する。

【００３２】加えて、前記出力バッファー回路４３は、
ＮＡＮＤ回路４４、４５と、インバーター４６、４７
と、出力トランジスタ４８、４９とから成り、前記第３
の信号伝達回路７２からの第４の信号４２が活性化すれ
ば活性化される。

【００３３】以上のように構成された半導体装置につい
て、以下、その動作について説明する。尚、第１の信号
伝達回路７０及び出力バッファー回路４３の動作は前記
図３の従来例と同じであるので、以下、第２の信号伝達
回路７１の動作を中心に説明する。

【００３４】先ず、読み出し動作について図２のタイミ
ングチャートに基いて説明する。第２の信号伝達回路７
１において、／ＲＡＳ端子が“Ｌ”になると、信号３１
は“Ｈ”になる。／ＯＥ端子は“Ｌ”であって、信号２
７は“Ｈ”である。また、／ＷＥ端子は“Ｈ”であるの
で、信号２１は“Ｈ”である。従って、信号３３は
“Ｌ”となり、信号３５は“Ｈ”となる。ここで、／Ｃ
ＡＳ端子が“Ｈ”の時は、第１の信号２は“Ｌ”であ
り、信号３８は“Ｈ”である。いま、／ＣＡＳ端子が
“Ｌ”になった当初では、第１の信号２が活性化され
て、“Ｈ”となる。この第１の信号２の活性化の時点
で、３入力ＮＡＮＤ回路３９の入力全てが“Ｈ”となる
ので、第３の信号４０は“Ｌ”となって活性化する。そ
の後、遅延回路３７の遅延時間が経過して信号３８が
“Ｌ”となると、第３の信号４０は“Ｈ”になり、非活
性化する。同時に、従来例で示したように第１の信号伝
達回路７０では、その出力である第２の信号２９を活性
化させる動作を行っており、前記第２の信号伝達回路７
１の第３の信号４０が活性化している間に前記第２の信
号２９が活性化するので、第３の信号伝達回路４１の第
４の信号４２は活性化し続ける。

【００３５】ここで、第３の信号４０の活性化状態
“Ｌ”において第１の信号２に一時的なノイズパルスが
混入して第１の信号２が“Ｈ”の活性化状態から“Ｌ”
となった場合を説明する。この場合には、第１の信号２
の“Ｌ”に伴いワンショットパルス発生回路８２のＮＡ
ＮＤ回路３９からのワンショットパルスの出力、即ち第
３の信号４０が“Ｈ”となるが、図２に破線で示すよう
に、ワンショットパルス発生回路８２の遅延回路３７か
らの信号３８が“Ｈ”を保持している遅延時間ｔの間で
第１の信号２に混入したノイズパルスが無くなれば、Ｎ
ＡＮＤ回路３９からの第３の信号４０が再び“Ｌ”に復
帰するので、第３の信号伝達回路７２のＮＡＮＤ回路４
１からの第４の信号４２が再出力されて、出力バッファ
ー回路４３の出力信号５０も再活性化される。従って、
通常の第２の信号２９の活性化に先立つ第３の信号４０
の活性化中に一時的なノイズパルスが混入しても、出力
バッファー回路４３から信号５０が再出力されるので、
ノイズによる誤動作を防止しながら、動作の高速性が図
られる。

【００３６】次に、書き込み動作について説明する。ア
ーリーライト動作においては、／ＲＡＳ端子が“Ｌ”に
なって、信号３１が“Ｈ”になる。アーリーライト動作
であるので、／ＷＥ端子は“Ｌ”であり、信号２１は
“Ｌ”である。この場合、／ＷＥ端子が“Ｌ”となるの
は、／ＲＡＳ端子が“Ｌ”になる前でも後でもよい。／
ＯＥ端子は“Ｌ”であり、信号２７は“Ｈ”である。ま
た、／ＣＡＳ端子が“Ｈ”の当初は、第１の信号２は
“Ｌ”であり、信号３８は“Ｈ”である。また、信号２
１が“Ｌ”であるので、信号３３は“Ｈ”となり、信号
３５は“Ｌ”となる。従って、第３の信号４０は“Ｈ”
である。／ＣＡＳ端子が“Ｈ”から“Ｌ”になる時は、
始めに第１の信号２が“Ｈ”になり、次いで信号３８が
“Ｌ”となるので、第１の信号２及び信号３８が共に
“Ｈ”となる期間が存在するが、信号３５が“Ｌ”であ
るので、第３の信号４０は第１の信号２及び信号３８の
状態に依らず“Ｈ”のままである。よって第４の信号４
２は活性化しない。

【００３７】したがって、本実施例では、第１の信号２
が活性化してから第３の信号４０を活性化するまでのゲ
ートの段数は、第２の信号伝達回路７１のワンショット
パルス発生回路８２内の１個のＮＡＮＤ回路３９を通る
１段であるので、第４の信号４２を活性化するまでの時
間は第３の信号４０が活性化するまでの時間で決めら
れ、第２の信号２９を活性化するまでの時間には依らな
い。従って、第２の信号２を活性化する第１の信号伝達
回路７０の構成は、そのゲートの段数が多くても、第４
の信号４２の活性化までの時間には関係がない。よっ
て、第１の信号伝達回路７０にラッチ回路８１やノイズ
除去回路８０を入れても第４の信号４２が活性化するま
での時間は変わらず、ゲートの段数の少ない第２の信号
伝達回路７１の第３の信号４０により動作の高速性を図
ることができる。また、第１の信号２が非活性化する時
は第３の信号４０は既に非活性化しているので、第４の
信号４２の非活性化は第２の信号２９だけに依る。よっ
て、ノイズに対する耐性は従来例と同等に確保しつつ、
動作の高速性を図ることができる。

【００３８】尚、本実施例ではＤＲＡＭについて説明し
たが、その他、ＤＲＡＭ以外の半導体装置であっても同
様に適用可能であり、要は、元々備える信号伝達回路に
対してそのゲート段数よりも少ないゲート段数の信号伝
達回路を並列に接続し、そのゲート段数の少ない信号伝
達回路で活性化させた信号をワンショットパルス発生回
路により元々の信号伝達回路による信号の活性化後に非
活性化する構成を採用すればよい。

【００３９】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、元々備えるゲート段数の多い信号伝達回路
と並列に、ゲート段数の少ない信号伝達回路を新たに設
けて、信号の伝達を速めたので、動作の高速性を図るこ
とができると共に、たとえ新たに設けた信号伝達系路の
信号に一時的なノイズが混入してその信号の出力が停止
しても、そのノイズの混入が無くなれば、新たに設けた
信号伝達系路から信号を再出力できるので、耐ノイズ性
を強く確保することが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】本発明の一実施例における読み出し時のタイミ
ングチャートを示す図である。

【図３】従来例を示す図である。

【図４】従来例における読み出し時のタイミングチャー
トを示す図である。

【図５】従来例においてノイズ除去回路を削除した場合
のタイミングチャートを示す図である。

【符号の説明】

２第１の信号２９第２の信号３６インバーター３７遅延回路３９３入力ＮＡＮＤ回路４０第３の信号４１ＮＡＮＤ回路４２第４の信号４３出力バッファー回路７０第１の信号伝達回路７１第２の信号伝達回路７２第３の信号伝達回路８０ノイズ除去回路８１ラッチ（ラッチ回路）８２ワンショットパルス発生回路

Claims

(57)【特許請求の範囲】

【請求項１】入力信号である第１の信号を入力して第
２の信号及び第３の信号を生成し、第４の信号を出力す
る半導体装置であって、前記第１の信号を入力し、第１の信号の活性化により前
記第２の信号を活性化する第１の信号伝達回路と、前記第１の信号を入力すると共に、前記第１の信号が活
性化されたときにワンショットパルスを発生するワンシ
ョットパルス発生回路を有し、前記第１の信号の活性化
により前記ワンショットパルスを前記第３の信号とし
て、前記第１の信号伝達回路により第２の信号が活性化
するまでの間に活性化させ、この第３の信号を前記第２
の信号が活性化した後に非活性化する第２の信号伝達回
路と、前記第１の信号伝達回路からの第２の信号の活性状態又
は前記第２の信号伝達回路からの第３の信号の活性状態
の間、前記第４の信号を活性化させる第３の信号伝達回
路とを備えたことを特徴とする半導体装置。
【請求項２】入力信号である第１の信号を入力して第
２の信号及び第３の信号を生成し、第４の信号を出力す
る半導体装置であって、前記第１の信号を入力し、第１の信号の活性化により前
記第２の信号を活性化する第１の信号伝達回路と、前記第１の信号を入力し、活性化した第１の信号と、こ
の活性化した第１の信号を設定時間遅延させた前記第１
の信号とは逆相の信号との論理積又は論理和をとる論理
回路を有し、前記論理回路の出力を前記第３の信号とす
る第２の信号伝達回路と、前記第１の信号伝達回路からの第２の信号の活性状態又
は前記第２の信号伝達回路からの第３の信号の活性状態
の間、前記第４の信号を活性化させる第３の信号伝達回
路とを備えたことを特徴とする半導体装置。
【請求項３】第２の信号伝達回路は、そのゲートの段数が第１の信号伝達回路のゲートの段数
よりも少なく構成されることを特徴とする請求項１又は請求項２記載の半導体装
置。
【請求項４】第２の信号伝達回路は、第１の信号が活
性化状態から非活性化状態になる前に第３の信号を非活
性化するものであり、第３の信号伝達回路は、第１の信号伝達回路からの第２
の信号の非活性化により第４の信号を非活性化することを特徴とする請求項１、請求項２又は請求項３記載
の半導体装置。
【請求項５】第１の信号伝達回路は、伝達される信号
の状態をラッチするラッチ回路を有することを特徴とする請求項１又は請求項２記載の半導体装
置。
【請求項６】第１の信号伝達回路は、第１の信号の活
性化時に混入したノイズパルスを除去するノイズ除去回
路を有することを特徴とする請求項１又は請求項２記載の半導体装
置。
【請求項７】第３の信号伝達回路からの第４の信号
は、ＤＲＡＭの出力バッファ回路に入力され、第２の信号伝達回路は、前記ＤＲＡＭのリードモード時
に第３の信号を発生させるものであることを特徴とする請求項１又は請求項２記載の半導体装
置。