KR100361865B1 - 어드레스 스트로브장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치에서 사용되는 어드레스 스트로브장치에 관한 것으로, 특히 칩 선택신호와 외부입력 명령신호의 디코딩 결과에 의해 어드레스 경로의 활성화를 제어하는 어드레스 경로 활성화수단을 구비하여 외부로부터 입력되는 명령신호의 유효성여부에 따라 어드레스경로의 활성화여부를 제어하므로써, 외부입력 어드레스가 반드시 요구되는 내부 회로동작에 대해서만 어드레스를 내부회로로 전달하여 동작대기시의 전류소모를 극소화하고 저전력을 실현한 어드레스 스트로브장치에 관한 것이다.

Description

어드레스 스트로브장치{The device for strobing address}
본 발명은 반도체 메모리장치에서 사용하는 어드레스 스트로브장치에 관한것으로, 보다 상세하게는 외부로부터 입력되는 명령신호의 유효성여부에 따라 어드레스경로의 활성화여부를 제어하여 외부입력 어드레스가 반드시 요구되는 내부 회로동작에 대해서만 어드레스가 전달되도록 제어하므로써, 동작대기시의 전류소모를 극소화하여 저전력을 실현시킨 어드레스 스트로브장치에 관한 것이다.
도 1 은 종래에 사용된 어드레스 스트로브장치의 블럭 구성도를 나타낸 것으로, 외부입력 어드레스(add_in)를 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단(100)과, 상기 버퍼링수단(100)으로부터 전달받은 어드레스를 외부입력 클럭신호(clk)의 제어하에 스트로브 및 래치시켜 상기 내부회로로 전달하는 스트로브 및 래치수단(200)을 구비한다.
상기 구성으로 이루어지는 종래의 어드레스 스트로브장치는 클럭신호(clk)의 인가시마다 외부 어드레스를 스트로브 및 래치시켜 내부회로에 사용하게 된다. 즉, 입력된 어드레스가 실제로는 내부회로 동작에서 사용되지 않더라도 매 클럭신호(clk)의 인가시마다 어드레스입력을 무조건 스트로브 및 래치하여 다음단의 프리 디코더(도시되지 않음)로 전송하며, 상기 프리 디코더의 동작을 거친 신호는 다시 디코더(도시되지 않음)로 전달되어 내부 동작모드에 따라 다음 동작에 사용되는 과정을 반복하게 된다.
이에따라, 내부회로 동작에 유효하지 않은 외부 어드레스 입력에 대해서도 상기한 과정을 모두 거치게 되므로, 이 과정상의 불필요한 전류소모가 뒤따르게 되는 문제점이 있으며, 이러한 전력의 낭비는 어드레스 핀의 수가 급증함에 따라 더욱 큰 문제점으로 부각된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 외부입력 명령신호들의 조합에 의해 어드레스 유효성을 판단하여 그 판단결과에 따라 해당 어드레스의 스트로브유무를 제어하므로써, 어드레스 스트로브 이후의 후속과정에서 불필요하게 소모되는 전류량을 감소시켜 저전력을 실현한 어드레스 스트로브장치를 제공하는데 있다.
또한, 본 발명의 다른 실시예에서는 상기 외부입력 명령신호들의 조합에 의해 어드레스 유효성을 판단하는 과정에서 발생되는 시간지연이 칩의 성능에 영향을 미치는 어드레스 입력에 대해서는 항상 스트로브 및 래치시키고, 나머지 어드레스 입력에 대해서만 상기 외부입력 명령신호의 디코딩결과에 의해 선택적으로 스트로브 및 래치하여 후속 과정을 수행하도록 제어하므로써, 저전력동작과 더불어 칩의 성능저하 또한 방지한 어드레스 스트로브장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 의한 어드레스 스트로브장치는 외부입력 어드레스를 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단과,
칩 선택신호 및 외부입력 명령신호의 조합에 의해 상기 외부입력 어드레스가 내부회로 동작에 필요한지의 여부를 판단하여 그 판단결과에 따라 해당 어드레스경로의 활성화여부를 제어하는 어드레스경로 활성화 제어수단과,
상기 어드레스경로 활성화 제어수단의 출력결과에 따라 상기 버퍼링수단으로부터 전달된 어드레스를 선택적으로 스트로브 및 래치시켜 내부회로로 전달하는 스트로브 및 래치수단을 구비하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 어드레스 스트로브장치는 어드레스 스트로브신호의 지연으로 인해 칩의 성능저하가 야기되는 제1 어드레스군에 대해서는 클럭신호의 제어하에 해당 어드레스를 모두 스트로브 및 래치하여 내부회로로 전달하는 제1 어드레스 전달 회로부와,
어드레스 스트로브신호의 지연이 칩의 성능에 무관한 제2 어드레스군에 대해서는 어드레스마다 내부동작에의 필요성유무를 판단하여 그 판단결과에 따라 해당 어드레스를 상기 내부회로로 선택적으로 전달하는 제2 어드레스 전달 회로부를 구비하는 것을 특징으로 한다.
도 1 은 종래에 사용된 어드레스 스트로브장치의 블럭 구성도
도 2 는 본 발명의 일 실시예에 따른 어드레스 스트로브장치의 블럭 구성도
도 3 은 도 2 에 도시된 어드레스경로 활성화수단의 일 실시예에 따른 회로 구성도
도 4 는 본 발명의 다른 실시예에 따른 어드레스 스트로브장치의 블럭 구성도
도 5 는 도 4 에 도시된 어드레스경로 활성화수단의 일 실시예에 따른 회로 구성도
< 도면의 주요부분에 대한 부호의 설명 >
10, 15: 디코딩부 20: 펄스 발생부
100: 버퍼링수단 200: 스트로브 및 래치수단
300: 어드레스경로 활성화수단 400, 500: 어드레스 전달 회로부
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 일 실시예에 따른 어드레스 스트로브장치의 블럭 구성도를 나타낸 것으로, 외부입력 어드레스(add_in)를 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단(100)과, 칩 선택신호(Chip Select: CS) 및 외부입력 명령신호(모드레지스터 세팅 명령신호, 로오경로의 활성화 및 비활성화 명령신호, 리드 및 라이트 명령신호 등: MRS, ACT/PCG, READ ＆ WRITE 등)의 조합에 의해 상기 외부입력 어드레스(in_add)가 내부회로 동작에 필요한지의 여부를 판단하여 그 판단결과에 따라 해당 어드레스경로의 활성화여부를 제어하는 어드레스경로 활성화 제어수단(300)과, 상기 어드레스경로 활성화 제어수단(300)의 출력결과(en)에 따라 상기 버퍼링수단(100)으로부터 전달된 어드레스를 선택적으로 스트로브 및 래치시켜 내부회로로 전달하는 스트로브 및 래치수단(200)을 구비하여 구성된다.
상기 버퍼링수단(100) 및 스트로브 및 래치수단(200)에 대해서는 종래 구성에서와 동일할 뿐만 아니라 이미 공지된 사항이므로 자세한 설명은 생략하기로 하며, 이하 본 발명에서 신규한 구성 부분이 되는 상기 어드레스경로 활성화수단(300)에 대해 초점을 맞추어 설명을 진행하기로 한다.
도 3 은 도 2 에 도시된 어드레스경로 활성화수단(300)의 일 실시예에 따른 회로 구성도를 나타낸 것으로, 상기 칩 선택신호(CS)와 외부 명령신호(MRS, ACT/PCG, READ ＆ WRITE 등)의 디코딩 조합에 의해 상기 외부입력 어드레스(add_in)의 내부회로 동작에의 유효성여부를 판단하는 디코딩부(10)와, 상기 디코딩부(10)의 출력신호에 따라 상기 스트로브 및 래치수단(200)의 활성화를 제어하는 소정의 펄스를 발생시키는 펄스 발생부(20)를 구비한다.
동 도면의 경우, 상기 디코딩부(10)는 라스(RAS)신호와 카스(CAS)신호 및 라이트 인에이블(WE)신호의 조합에 의해 발생된 모드 레지스터 세팅 명령신호(MRS)와 리드 및 라이트 명령신호(READ ＆ WRITE) 및 로오 액티브 및 프리차지 명령신호(ACT/PCG)를 낸드조합하는 제1 논리소자(NAND1)와, 상기 제1 논리소자(NAND1)의 출력신호와 상기 칩 선택신호(CS)를 낸드조합하는 제2 논리소자(NAND2)를 구비하여 구성된다.
또한, 상기 펄스 발생부(20)는 상기 디코딩부(10)의 출력신호를 소정의 시간동안 딜레이시켜 전달하는 딜레이소자(1)와, 상기 딜레이소자(1)의 출력신호와 상기 디코딩부(10)로부터 직접 전달받은 출력신호를 낸드조합하는 논리소자(NAND3)를 구비하여 구성된다.
이하, 상기 구성으로 이루어지는 본 발명의 동작을 도면을 참조하며 자세히 살펴보기로 한다.
우선, 메모리 칩에 있어서 외부 어드레스의 입력이 반드시 요구되는 경우가 있는데, 이는 해당 칩이 선택되는 경우이다. 또한, 모듈상에서 어드레스 버스는 다수의 칩에 공통으로 사용되며 칩을 선택하는 신호는 각 칩마다 따로 존재하기 때문에 특정 칩에서 어드레스경로를 이용해야 하는 경우 상기 칩 선택신호(CS)를 받아들여 그 신호에 따라 어드레스를 스트로브하게 된다. 그래서, 해당 칩이 아닌 다른 칩이 선택되었을 경우에는 어드레스경로의 활성화를 막게 되어 어드레스 경로상의 전류소모는 없게 되는 것이다.
도 3 에 도시된 어드레스경로 활성화 제어수단의 일실시예를 나타낸 회로 구성도는 싱크로너스 디램에 적용되는 예로, 싱크로너스 디램의 경우 칩이 선택된 상태에서 보다 세부적으로 어드레스를 받아들여야 하는 경우로는 다음의 3가지 명령신호가 입력되는 경우이다.
첫번째 명령신호는 칩의 초기화 명령신호가 되는 모드 레지스터 세팅 명령신호(MRS)이며, 둘째로는 로오 경로(row path)를 활성화하는 액티브명령(ACT)과 비활성화하는 프리차지 명령신호(PCG)가 있으며, 셋째로는 데이타의 입/출력 제어를 위한 리드 및 라이트 명령신호(READ/WRITE)가 된다.
따라서, 도 3 에 도시된 회로 구성을 갖는 어드레스경로 활성화 제어수단(300)을 도 2 에 도시된 어드레스 스트로브장치에 적용하여 사용하게 되면, 상기한 외부입력 명령신호(MRS, ACT/PCG, READ ＆ WRITE)가 입력되어지는 경우에만 어드레스경로 활성화 제어수단(300)으로부터 스트로브 및 래치수단(200)의 인에이블여부를 제어하는 신호(en)를 발생시키기 때문에, 상기 명령신호들의 입력시에만 외부 입력 어드레스를 스트로브 및 래치시켜 내부회로에 전달시키므로써 종래기술에서와 같이 무조건 외부로부터 입력되는 어드레스를 스트로브 및 래치시켜 내부회로로 전달하여 사용하는 어드레스 스트로브장치에 비해 전류소모를 대폭 감소시킬 수 있게 된다.
또한, 상기한 바와 같이 외부입력 명령신호의 디코딩 결과에 의해 어드레스 경로의 활성화를 제어하는 방식은 칩의 선택에 의해서만 어드레스 경로를 활성화시키는 방식보다도 더 전류소모를 감소시킬 수 있게 된다.
도 4 는 본 발명의 다른 실시예에 따른 어드레스 스트로브장치의 블럭 구성도를 나타낸 것으로, 도 2 에 도시된 어드레스 스트로브장치가 외부입력 어드레스의 선택적 래치에 의해 전류소모를 대폭 감소시킬 수 있는데 반해, 그 내부 구성중 어드레스경로 활성화 제어수단(300)에서 이루어지는 소정의 지연시간으로 인해 어드레스 스트로브 지연시간이 칩의 성능에 지대한 영향을 미치는 어드레스 입력에 대해서는 적용하기가 곤란한 관계로, 이에 대해 어드레스 스트로브 지연시간이 칩의 성능에 미치는 영향에 대해 어드레스군을 2그룹(add_in1, add_in2)으로 나누어 각각 다른 방식으로 스트로브시키기 위한 어드레스 스트로브장치의 구성을 나타낸다.
그 세부구성은 어드레스 스트로브신호의 지연으로 인해 칩의 성능저하가 야기되는 제1 어드레스군(add_in1)에 대해서는 클럭신호(clk)의 제어하에 해당 어드레스를 모두 스트로브 및 래치하여 내부회로로 전달하는 제1 어드레스 전달 회로부(400)와, 어드레스 스트로브신호의 지연이 칩의 성능에 무관한 제2 어드레스군(add_in2)에 대해서는 어드레스마다 내부회로 동작에의 필요성유무를 판단하여 그 판단결과에 따라 해당 어드레스를 선택적으로 스트로브 및 래치하여 상기 내부회로로 전달하는 제2 어드레스 전달 회로부(500)를 구비하여 구성된다.
상기 제1 어드레스 전달 회로부(400)는 상기 제1 어드레스군에 해당하는 각 어드레스를 입력받아 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단(100)과, 상기 버퍼링수단(100)으로부터 전달된 어드레스를 상기 클럭신호(clk)의 제어하에 모두 스트로브 및 래치시켜 내부회로로 전달하는 스트로브 및 래치수단(200)을 구비하여 구성된다.
상기 구성에 의해, 어드레스 스트로브신호가 지연될 경우 칩의 성능이 저하될 소지가 있는 외부입력 어드레스(즉, 상기 제1 어드레스군에 해당하는 어드레스 각각을 의미함)에 대해서는 클럭신호(clk)의 인가시마다 즉시 스트로브 및 래치하여 내부회로에 바로 전달할 수 있게 되며, 이에따라 칩의 성능저하를 야기하는 어드레스 스트로브의 시간지연을 막을 수 있게 된다.
한편, 상기 제2 어드레스 전달 회로부(500)는 상기 제2 어드레스군에 해당하는 외부입력 어드레스를 입력받아 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단(100)과, 칩 선택신호(CS) 및 외부입력 명령신호(MRS, ACT, READ ＆ WRITE)의 조합에 의해 상기 외부입력 어드레스가 내부회로 동작에 필요한지의 여부를 판단하여 그 판단결과에 따라 해당 어드레스경로의 활성화여부를 제어하는 어드레스경로 활성화 제어수단(300)과, 상기 어드레스경로 활성화 제어수단(300)의 출력결과에 따라 상기 버퍼링수단(100)으로부터 전달된 어드레스를 선택적으로 스트로브 및 래치시켜 내부회로로 전달하는 스트로브 및 래치수단(200)을 구비하여 구성된다.
동 도면에 도시된 어드레스경로 활성화 제어수단(300)으로 도 5 에 도시된 회로 구성을 사용할 수 있다.
도 5 는 도 4 에 도시된 어드레스경로 활성화수단(300)의 일 실시예에 따른 회로 구성도를 나타낸 것으로, 디코딩부(15)내 RAS, CASb, WEb 신호를 입력받아 낸드조합하는 낸드게이트(NAND4)에 의해 액티브(active) 및 프리차지(precharge) 동작모드 모두에 대해서가 아닌 액티브모드시에만 상기 디코딩부(15) 출력신호가 활성화상태로 출력되어지면서 후단의 펄스발생부(20)에서 제어 펄스신호가 발생되도록 제어한다.
상기 구성을 갖는 제2 어드레스 전달 회로부(500)에 의해, 어드레스 스트로브 시간지연이 칩의 성능에 별 영향을 미치지 않는 어드레스군에 대해서는 상기 어드레스경로 활성화 제어수단(300)을 거쳐 각 해당 어드레스마다 내부 회로동작에의 필요성 유무를 판단하여 그 판단결과에 따라 선택적으로 후단에 연결된 스트로브 및 래치수단(200)을 활성화시키므로써, 불필요한 전력의 낭비 또한 막을 수 있게된다.
예를들어, 싱크로너스 디램의 경우 뱅크 어드레스와 프리차지 프래그 어드레스의 스트로브시 시간지연이 발생하면 전체적인 칩의 성능을 결정짓는 파라미터인 액세스시간에 큰 영향을 미치게 되므로, 고속의 어드레스 스트로빙이 요구된다.
반면, 기타 다른 어드레스들은 선택된 뱅크에 한해서 사용되므로, 칩의 선택 이후 어드레스 경로를 활성화하여도 동작상의 아무런 문제도 발생되지 않는다. 따라서, 상기 시간지연이 문제시되는 어드레스군(뱅크 어드레스와 프리차지 프래그 어드레스 등)에 대해서는 어드레스를 클럭신호에 의해 곧바로 스트로브 및 래치하여 내부회로에 전달하는 제1 어드레스 전달 회로부(400)를 적용하고, 기타 다른 어드레스군에 대해서는 그 유효성 여부에 따라 선택적으로 스트로브 및 래치시켜 내부회로로 전달시키는 제2 어드레스 전달 회로부(500)를 적용하게 된다.
이러한 어드레스경로의 선택적 활성화동작에 의해, 전류소모를 극소화하면서도 고속의 스트로빙동작이 요구되는 어드레스에 대해서는 별도의 고속동작이 가능해져 칩의 성능저하도 막을 수 있게 되는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 어드레스 스트로브장치에 의하면, 외부로부터 입력되는 명령신호의 유효성여부에 따라 어드레스경로의 활성화여부를 제어하여 외부입력 어드레스가 반드시 요구되는 내부회로 동작에 대해서만 어드레스가 전달되도록 제어할 수 있게 되어, 동작대기시의 전류소모를 극소화하고 저전력을 실현할 수 있는 매우 뛰어난 효과가 있다.
또한, 어드레스 스트로브 시간지연이 칩의 성능에 미치는 영향에 따라 각각 다른 어드레스 전달경로를 활성화시켜 어드레스를 내부회로로 전달시키므로써, 선택적 스트로브 및 래치동작의 제어를 위해 요구되는 딜레이시간으로 인한 칩의 성능저하를 막을 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 외부입력 어드레스를 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단과,
    칩 선택신호 및 외부입력 명령신호의 조합에 의해 상기 외부입력 어드레스가 내부회로 동작에 필요한지의 여부를 판단하여 그 판단결과에 따라 해당 어드레스경로의 활성화여부를 제어하는 어드레스경로 활성화 제어수단과,
    상기 어드레스경로 활성화 제어수단의 출력결과에 따라 상기 버퍼링수단으로부터 전달된 어드레스를 선택적으로 스트로브 및 래치시켜 내부회로로 전달하는 스트로브 및 래치수단을 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  2. 제 1 항에 있어서,
    상기 어드레스경로 활성화 제어수단은 상기 칩 선택신호와 외부 명령신호의 디코딩 조합에 의해 상기 외부입력 어드레스의 필요성 유무를 판단하는 디코딩부와,
    상기 디코딩부의 출력신호에 따라 상기 스트로브 및 래치수단의 활성화를 제어하는 소정의 펄스를 발생시키는 펄스 발생부를 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  3. 제 2 항에 있어서,
    상기 디코딩부는 라스신호와 카스신호 및 라이트 인에이블신호의 조합에 의해 발생된 모드 레지스터 세팅 명령신호와 리드 및 라이트 명령신호 및 로오 액티브 및 프리차지 명령신호를 낸드조합하는 제1 논리소자와;
    상기 제1 논리소자의 출력신호와 상기 칩 선택신호를 낸드조합하는 제2 논리소자를 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  4. 제 2 항에 있어서,
    상기 펄스 발생부는 상기 디코딩부의 출력신호를 소정의 시간동안 딜레이시켜 전달하는 딜레이소자와,
    상기 딜레이소자의 출력신호와 상기 디코딩부로부터 직접 전달받은 출력신호를 낸드조합하는 논리소자를 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  5. 어드레스 스트로브신호의 지연으로 인해 칩의 성능저하가 야기되는 제1 어드레스군에 대해서는 클럭신호의 제어하에 해당 어드레스를 모두 스트로브 및 래치하여 내부회로로 전달하는 제1 어드레스 전달 회로부와,
    어드레스 스트로브신호의 지연이 칩의 성능에 무관한 제2 어드레스군에 대해서는 어드레스마다 내부회로 동작에의 필요성유무를 판단하여 그 판단결과에 따라 해당 어드레스를 선택적으로 스트로브 및 래치시켜 내부회로로 전달하는 제2 어드레스 전달 회로부를 구비하는 것을 특징으로 하는 어드레스 스트로브장치
  6. 제 5 항에 있어서,
    상기 제1 어드레스 전달 회로부는 상기 제1 어드레스군을 입력받아 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단과,
    상기 버퍼링수단으로부터 전달된 어드레스를 상기 클럭신호의 제어하에 모두 스트로브 및 래치시켜 내부회로로 전달하는 스트로브 및 래치수단을 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  7. 제 5 항에 있어서,
    상기 제2 어드레스 전달 회로부는 상기 제2 어드레스군에 해당하는 어드레스를 입력받아 내부회로 동작에 적합한 형태로 버퍼링하여 출력하는 버퍼링수단과,
    칩 선택신호 및 외부입력 명령신호의 조합에 의해 상기 제2 어드레스군에 해당하는 어드레스가 내부회로 동작에 필요한지의 여부를 판단하여 그 판단결과에 따라 해당 어드레스경로의 활성화여부를 제어하는 어드레스경로 활성화 제어수단과,
    상기 어드레스경로 활성화 제어수단의 출력결과에 따라 상기 버퍼링수단으로부터 전달된 어드레스를 선택적으로 스트로브 및 래치시켜 내부회로로 전달하는 스트로브 및 래치수단을 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  8. 제 7 항에 있어서,
    상기 어드레스경로 활성화 제어수단은 상기 칩 선택신호와 외부 명령신호의 디코딩조합에 의해 상기 제2 어드레스군에 해당하는 어드레스의 필요성 유무를 판단하는 디코딩부와,
    상기 디코딩부의 출력신호에 따라 상기 스트로브 및 래치수단의 활성화를 제어하는 소정의 펄스를 발생시키는 펄스 발생부를 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  9. 제 8 항에 있어서,
    상기 디코딩부는 라스신호와 카스신호 및 라이트 인에이블신호의 조합에 의해 발생된 모드 레지스터 세팅 명령신호와 리드/라이트 명령신호 및 로오 액티브 명령신호를 낸드조합하는 제1 논리소자와;
    상기 제1 논리소자의 출력신호와 상기 칩 선택신호를 낸드조합하는 제2 논리소자를 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
  10. 제 8 항에 있어서,
    상기 펄스 발생부는 상기 디코딩부의 출력신호를 소정의 시간동안 딜레이시켜 전달하는 딜레이소자와,
    상기 딜레이소자의 출력신호와 상기 디코딩부로부터 직접 전달받은 출력신호를 낸드조합하는 논리소자를 구비하는 것을 특징으로 하는 어드레스 스트로브장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499627B1 (ko) * 2001-12-28 2005-07-07 주식회사 하이닉스반도체 어드레스 버퍼
KR20040036432A (ko) * 2002-10-25 2004-04-30 주식회사 하이닉스반도체 전류 감소 장치
KR100672167B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 반도체 메모리 소자의 어드레스 입력장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990002136A (ko) * 1997-06-19 1999-01-15 문정환 어드레스 천이 검출회로
KR19990006356A (ko) * 1997-06-26 1999-01-25 키타오카 타카시 스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억 장치
KR19990055067A (ko) * 1997-12-27 1999-07-15 윤종용 반도체 메모리의 어드레스 디코우딩 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990002136A (ko) * 1997-06-19 1999-01-15 문정환 어드레스 천이 검출회로
KR19990006356A (ko) * 1997-06-26 1999-01-25 키타오카 타카시 스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억 장치
KR19990055067A (ko) * 1997-12-27 1999-07-15 윤종용 반도체 메모리의 어드레스 디코우딩 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101203036B1 (ko) 2011-01-26 2012-11-20 윈본드 일렉트로닉스 코포레이션 메모리장치 및 그의 접근방법

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