KR101203036B1 - 메모리장치 및 그의 접근방법 - Google Patents

메모리장치 및 그의 접근방법 Download PDF

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Abstract

메모리장치가 제공된다. 상기 메모리장치는 복수개의 메모리 칩을 포함한다. 복수개의 메모리 칩은 입력 어드레스 코드를 수신하고, 활성 모드에서 교대로 작동한다. 각 메모리 칩은 선택신호를 수신하고, 내부 어드레스 카운터 코드에 따라서 작동한다. 각 메모리 칩에 대해서, 상기 각각의 내부 어드레스 카운터 코드는 상기 입력 어드레스 코드 및 각각의 선택신호에 따라서 초기에 설정된다.

Description

메모리장치 및 그의 접근방법{MEMORY DEVICES AND ACCESSING METHODS THEREOF}
본 발명은 메모리장치에 관한 것으로, 특히 적층된 메모리 칩을 포함하는 메모리장치에 관한 것이다.
도 1은 256Mb 메모리 칩을 도시한 개략도이다. 도 1을 참조하면, 메모리 칩(1)은 24개의 어드레스 패드(A0)~(A23), 더미 패드(dummy pad)(NC) 및 선택 패드(SP)를 포함한다. 메모리 칩(1)이 단일의 메모리 다이로서 작동할 경우, 선택 패드(SP)와 더미 패드(NC)의 양쪽 모두가 부상(floating)한다. 메모리 칩(1)의 내부 상에 있는 약한 풀링 고/저 회로(weak pulling high/low circuit)는 선택 패드(SP)와 접속된 내부 노드를 고/저 전압레벨로 점차로 끌어당긴다.
몇몇 응용에서, 2개의 메모리 칩, 예컨대, 도 1에 도시된 바와 같은 2개의 메모리 칩은 적층되어 메모리장치를 형성할 수 있다. 하나의 메모리 칩이 상기 두 적층된 메모리 칩 중에서 상부 메모리 칩으로서 동작하고, 다른 쪽 메모리 칩이 상기 두 적층된 메모리 칩 중에서 하부 메모리 칩으로서 동작한다. 이때, 각 메모리 칩은 상기 두 적층된 메모리 칩에 어드레스하도록 제25번째 어드레스 패드로서 역할하는 다른 어드레스 패드를 필요로 한다. 접근 동작(access operation)이 상기 두 적층된 메모리 칩을 교차함으로써 수행될 경우, 예를 들어, 상부 메모리 칩에 대한 접근 동작이 종료되고 나서 계속해서 하부 메모리 칩에 대해서 수행될 경우, 상부 메모리 칩은 비활성 모드로 들어갈 필요가 있는 반면, 하부 메모리 칩은 활성 모드로 들어갈 필요가 있다. 한편, 하부 메모리 칩에 대한 접근 동작이 종료되고 나서 계속해서 상부 메모리 칩에 대해서 수행될 경우, 하부 메모리 칩은 비활성 모드로 들어갈 필요가 있는 반면, 상부 메모리 칩은 활성 모드로 들어갈 필요가 있다. 이와 같이 해서, 메모리 칩이 단일의 메모리 칩 혹은 적층된 메모리 칩 중 하나로서 동작하는 것이 가능하도록 설계된 경우, 활성 모드와 비활성 모드 간에 메모리 칩의 전환을 제어하는 것은 중요한 쟁점이다.
메모리 장치의 하나의 예시적인 실시형태는 복수개의 메모리 칩(20, 21)을 포함한다. 상기 복수개의 메모리 칩은 입력 어드레스 코드(ADD)를 수신하고 활성 모드에서 교대로 작동한다. 각 메모리 칩은 선택신호를 수신하고 내부 어드레스 카운터 코드(AC)에 따라서 작동한다. 각 메모리 칩에 대해서, 각각의 내부 어드레스 카운터 코드는 입력 어드레스 코드 및 각각의 선택신호에 따라서 초기에 세트된다.
메모리장치의 다른 예시적인 실시형태는 제1메모리 칩과 제2메모리 칩을 포함한다. 상기 제1메모리 칩은 입력 어드레스 코드와 제1선택신호를 수신하고, 제1내부 어드레스 카운터 코드에 따라서 작동한다. 상기 제2메모리 칩은 입력 어드레스 코드와 제2선택신호를 수신하고, 제2내부 어드레스 카운터 코드에 따라서 작동한다. 상기 제1내부 어드레스 카운터 코드의 최상위 비트는 상기 입력 어드레스 코드의 최상위 비트 및 상기 제1선택신호의 논리값에 대한 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정된다. 상기 제2내부 어드레스 카운터 코드의 최상위 비트는 상기 입력 어드레스 코드의 최상위 비트 및 상기 제2선택신호의 논리값에 대한 XOR 연산을 수행함으로써 초기에 설정된다.
메모리장치에 대한 접근 방법의 예시적인 실시형태가 제공된다. 상기 메모리장치는 복수개의 메모리 칩을 포함한다. 복수개의 메모리 칩은 입력 어드레스 코드를 수신하고, 각 메모리 칩은 선택신호를 수신한다. 상기 접근 방법은, 각 메모리 칩에 대해서, 입력 어드레스 코드 및 각각의 선택신호에 따라서 각각의 내부 어드레스 카운터 코드를 초기에 설정하는 단계; 및 각각의 내부 어드레스 카운터 코드에 따라서 활성 모드 혹은 비활성 모드에서 작동하도록 각 메모리 칩을 제어하는 단계를 포함한다.
첨부 도면을 참조한 이하의 실시형태에서 보다 상세한 설명이 제공된다.
본 발명은 첨부 도면을 참조한 이하의 발명을 실시하기 위한 구체적인 내용 및 실시예를 읽음으로써 더욱 완전히 이해될 수 있을 것이다.
도 1은 256Mb 메모리 칩을 도시한 개략도;
도 2는 두 적층된 메모리 칩을 포함하는 예시적인 메모리장치를 도시한 도면;
도 3은 도 2의 두 적층된 메모리 칩의 어드레스 패드 간의 접속을 도시한 개략도;
도 4a 및 도 4b는 도 2의 메모리 칩의 입력 어드레스 코드(ADD)와 각각의 내부 어드레스 카운터 코드 간의 관계의 예시적인 실시형태를 도시한 개략도;
도 5a 및 도 5b는 메모리 칩의 각각의 내부 어드레스 카운터 코드와 그의 모드 간의 관계를 도시한 개략도;
도 6은 4개의 적층된 메모리 칩의 어드레스 패드 간의 접속을 도시한 개략도.
이하의 설명은 본 발명을 수행하는 최상으로 상정된 모드이다. 이 설명은 본 발명의 일반적인 원리를 예시할 목적으로 행해진 것으로, 제한적인 의미로 취해진 것은 아니다. 본 발명의 범위는 첨부된 특허청구범위를 참조하여 가장 잘 결정된다.
도 2는 두 적층된 메모리 칩을 포함하는 메모리장치의 일례를 도시하고 있다. 도 3은 도 2의 두 적층된 메모리 칩의 어드레스 패드 간의 접속을 나타낸 개략도이다. 상기 접속을 명확하게 도시하기 위하여, 두 메모리 칩은 나란히 도시되어 있지만, 실제로는 도 2에 도시된 바와 같이 하나의 메모리 칩이 다른 메모리 칩 상에 적층되어 있다. 도 2 내지 도 3을 참조하면, 두 메모리 칩(20), (21)은 메모리장치(2)를 형성하도록 적층되어 있다. 상부 메모리 칩으로서 역할하는 메모리 칩(20)이 하부 메모리 칩으로서 역할하는 메모리 칩(21) 상에 적층되어 있고, 이들 사이에 스페이서(23)가 위치되어 있다. 적층된 메모리 칩(20), (21)은 각각 25개의 어드레스 패드와 하나의 선택 패드를 포함하다. 도 3을 참조하면, 메모리 칩(20)의 어드레스 패드(A'0)~(A'24)는 각각 어드레스 패드(PA0)~(PA24)에서 메모리 칩(21)의 어드레스 패드(A"0)~(A"24)에 접속된다. 메모리 칩(20), (21)은 어드레스 패드(PA0)~(PA24) 및 각각의 어드레스 패드(A'0)~(A'24) 및 (A"0)~(A"24)를 통해서 입력 어드레스 코드(ADD[24:0])를 수신한다.
도 3에서, 상부 메모리 칩(20)의 선택 패드(SP20)는 전압원(VDD)의 고 전압 레벨을 지니는 선택신호(SS20)로 고정되는 한편, 하부 메모리 칩(21)의 선택 패드(SP21)는 전압원(VSS)의 저 전압 레벨을 지니는 선택신호(SS21)에 고정된다. 이 실시형태에서, 상부 메모리 칩(20)의 선택 패드(SP20)는 전압원(VDD)의 고 전압 레벨을 지니는 선택신호(SS20)에 고정되는 한편, 하부 메모리 칩(21)의 선택 패드(SP21)는 전압원(VSS)의 저 전압 레벨을 지니는 선택신호(SS21)에 고정되므로, 상부 메모리 칩(20)의 선택신호(SS20)의 논리값은 "1"로 되는 한편, 하부 메모리 칩(21)의 선택신호(SS21)의 논리값은 "0"으로 된다. 각 메모리 칩에 대해서, 선택신호의 논리값이 결정되면, 메모리 칩(20), (21) 중 어느 한쪽이 활성으로 되도록 선택되는지는, 제25번째 비트(ADD[24])의 논리값과 선택신호의 논리값이 동등한지의 여부에 따라서 결정된다. 일 실시형태에서, 선택신호(SS20), (SS21)의 논리값은 메모리 칩(20), (21)에 접근하기 위한 순서와 관련된다. 어드레스 패드(PA24)가 하이(high) 상태의 논리값(ADD[24]=1)을 지니는 입력 어드레스 코드(ADD[24:0])의 제25번째 비트(ADD[24])를 수신하면, 상부 메모리 칩(20)은 선택신호(SS20)의 논리값이 "1"이라는 사실로 인해 활성으로 되도록 선택되는(활성 모드에 들어가는) 한편, 하부 메모리 칩(21)은 선택신호(SS21)의 논리값이 "0"이라는 사실로 인해 비활성으로 되도록 선택된다(비활성 모드에 들어간다). 이에 반하여, 어드레스 패드(PA24)가 로(low) 상태의 논리값(ADD[24]=0)을 지니는 입력 어드레스 코드(ADD[24:0])의 제25번째 비트(ADD[24])를 수신할 경우, 하부 메모리 칩(21)은 활성으로 되도록 선택되는 한편, 상부 메모리 칩(20)은 비활성으로 되도록 선택된다.
예시적인 실시형태에 따르면, 메모리 칩(2)에 대해서 접근되도록 요구될 경우, 메모리 칩(20), (21)은 입력 어드레스 코드(ADD[24:0])를 수신하고 각각 내부 어드레스 카운터 코드(AC20[24:0]), (AC21[24:0])를 발생한다. 메모리 칩(20), (21)의 입력 어드레스 코드(ADD[24:0])의 길이와 내부 어드레스 카운터 코드(AC20[24:0]), (AC21[24:0])의 길이는 동일하다. 접근 동작의 개시 시, 입력 어드레스 코드(ADD)의 제1 내지 제24번째 비트(ADD[0])~(ADD[23])는 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)의 제1 내지 제24번째 비트(AC20[0])~(AC20[23])로서 그리고 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)의 제1 내지 제24번째 비트(AC21[0])~(AC21[23])로서 초기에 역할한다. 즉, 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)의 제1 내지 제24번째 비트(AC20[0])~(AC20[23])는 각각 입력 어드레스 코드(ADD)의 제1 내지 제24번째 비트(ADD[0])~(ADD[23])로서 초기에 설정되고, 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)의 제1 내지 제24번째 비트(AC21[0])~(AC21[23])는 각각 입력 어드레스 코드(ADD)의 제1 내지 제24번째 비트(ADD[0])~(ADD[23])로서 초기에 설정된다. 게다가, 접근 동작의 개시 시, 각 메모리 칩(20), (21)에 대해서, 각각의 내부 어드레스 카운터 코드의 최상위 비트 세트는 입력 어드레스 코드(ADD)의 최상위 비트 세트와 각각의 선택신호의 논리값에 따라서 초기에 설정된다. 상기 실시형태에서, 입력 어드레스 코드(ADD)의 최상위 비트 세트는 1비트, 즉, 최상위 비트(제25번째 비트)(ADD[24])를 포함하고, 메모리 칩(20), (21)의 각각의 내부 어드레스 카운터 코드(AC20), (AC21)의 최상위 비트 세트는 각각 또한 1비트, 즉, 최상위 비트(제25번째 비트)(AC20[24])/(AC21[24])를 포함한다. 따라서, 각 메모리 칩(20), (21)의 각각의 내부 어드레스 카운터 코드의 제25번째 비트는 제25번째 비트(ADD[24]) 및 각각의 선택신호의 논리값에 따라서 초기에 설정된다. 상기 실시형태에서, 각 메모리 칩(20), (21)에 대해서, 각각의 내부 어드레스 카운터 코드의 제25번째 비트는 입력 어드레스 코드(ADD)의 제25번째 비트(ADD[24]) 및 각각의 선택신호의 논리값에 대해서 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정된다. 배타적 논리합(XOR) 연산에 따르면, 각각의 내부 어드레스 카운터 코드의 제25번째 비트가 로 상태의 논리값("0")인 경우, 대응하는 메모리 칩이 활성화되고(활성 모드); 각각의 내부 어드레스 카운터 코드의 제25번째 비트가 하이 상태의 논리값("1")인 경우, 대응하는 메모리 칩이 비활성으로 된다(비활성 모드).
이하에, 메모리 칩(2)에 접근하는 예시적인 실시형태를 설명한다. 도 4a 및 도 4b는 메모리 칩(20), (21)의 입력 어드레스 코드(ADD)와 각각의 내부 어드레스 카운터 코드(AC20), (AC21) 간의 관계의 예시적인 실시형태를 도시한 개략도이다. 입력 어드레스 코드(ADD)가 초기에 메모리 칩(2) 상에서 수행되는 접근 동작의 개시 시 "0FFFFFF"(ADD[24:0]=0FFFFFF)와 동일한 것으로 가정한다. 초기의 입력 어드레스 코드(ADD)(ADD[24]=0)의 제25번째 비트(ADD[24])에 따르면, 접근 동작은 선택 패드(SP)가 전압원(VSS)의 저 전압 레벨에 고정된 사실로 인해 하부 메모리 칩(21)에 대해서 수행된다. 도 4를 참조하면, 하부 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)의 제1 내지 제24번째 비트(AC21[0])~(AC21[23])는 각각 입력 어드레스 코드(ADD)의 제1 내지 제24번째 비트(ADD[0])~(ADD[23])로서 초기에 설정되고, 하부 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)의 제25번째 비트(AC21[24])는 입력 어드레스 코드(ADD)의 제25번째 비트(ADD[24])(="0") 및 로 상태의 논리값(=0")을 지니는 선택신호(SS21)의 논리값에 대해서 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정된다. 이와 같이 해서, 하부 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)는 초기에 "0FFFFFF"이고, 이때, AC[24]=0 XOR 0=0이다. 상부 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)의 제1 내지 제24번째 비트(AC20[0])~(AC20[23])는 각각 입력 어드레스 코드(ADD)의 제1 내지 제24번째 비트(ADD[0])~(ADD[23])의 값으로 초기에 설정되고, 상부 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)의 제25번째 비트(AC20[24])는 입력 어드레스 코드(ADD)의 제25번째 비트(ADD[24])(="0") 및 하이 상태의 논리값 ("1")을 지니는 선택신호(SS20)의 논리값에 대해서 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정된다. 이와 같이 해서, 상부 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)는 "1FFFFFF"이고, 이때 AC[24]=0 XOR 1=1이다. 하부 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)의 제25번째 비트(AC21[24])는 논리 "0"인 반면 상부 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)의 제25번째 비트(AC20[24])는 논리 "1"이므로, 하부 메모리 칩(21)은 그의 내부 어드레스 카운터 코드(AC)(="0FFFFFF")에 따라서 활성 모드에서 작동하는 한편, 상부 메모리 칩(20)은 그의 내부 어드레스 카운터 코드(AC)(="1FFFFFF")에 따라서 비활성 모드에서 작동한다.
메모리 칩(20), (21)의 내부 어드레스 카운터 코드(AC20), (AC21)의 초기값이 설정된 후, 내부 어드레스 카운터 코드(AC)는 메모리 칩(20), (21)의 내부 카운터에 의해 각 시각에 "1"만큼 순방향으로 계속해서 증가된다. 도 5a 및 도 5b를 참조하면, 메모리 칩(20), (21)의 내부 어드레스 카운터 코드(AC20), (AC21)가 그들의 초기값으로부터 "1"만큼 순방향으로 증가된 후, 하부 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)는 "0FFFFFF"에서 "1000000"으로 변화되고, 상부 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)는 "1FFFFFF"에서 "0000000"으로 변화된다. 하부 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)의 제25번째 비트(AC21[24])는 논리 "1"로 변화되고, 상부 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)의 제25번째 비트(AC20[24])는 논리 "0"으로 변화되므로, 하부 메모리 칩(21)은 비활성 모드로 들어가도록 전환되는 한편, 상부 메모리 칩(20)은 활성 모드로 들어가도록 전환된다. 하부 메모리 칩(21)은 각각의 내부 어드레스 카운터 코드(AC21)가 "1000000"에서 "1FFFFFF"로 계속해서 증가되는 경우의 기간 동안 여전히 비활성 모드에 있다. 상부 메모리 칩(20)는 각각의 내부 어드레스 카운터 코드(AC20)가 "0000000"에서 "0FFFFFF"로 계속해서 증가되는 동안 여전히 활성 모드에 있다.
하부 메모리 칩(21)의 내부 어드레스 카운터 코드(AC21)가 각각의 내부 카운터에 의해 "1FFFFFF"에서 "0000000"으로 증가될 경우, 하부 메모리 칩(21)은 재차 활성 모드에 들어가도록 전환된다. 마찬가지로, 상부 메모리 칩(20)의 내부 어드레스 카운터 코드(AC20)가 각각의 내부 카운터에 의해 "0FFFFFF"에서 "1000000"으로 증가될 경우, 상부 메모리 칩(20)은 재차 비활성 모드로 들어가도록 전환된다.
상기 실시형태에 따르면, 메모리 칩(2)에 대해 수행되는 접근 동작의 개시 시, 메모리 칩(20), (21)의 내부 어드레스 카운터 코드(AC20), (AC21)는 입력 어드레스(ADD)와 각각의 선택신호(SS20), (SS21)에 따라서 초기에 설정된다. 접근 동작의 개시 시 메모리 칩(20), (21)의 동작 모드는 메모리 칩(20), (21)의 내부 어드레스 카운터 코드(AC20), (AC21)의 초기값; 특별히 내부 어드레스 카운터 코드(AC20), (AC21)의 제25번째 비트(AC20[24]), (AC21[24])에 따라서 결정될 수 있다. 그 후, 메모리 칩(20), (21)의 내부 어드레스 카운터 코드(AC20), (AC21)가 각각의 내부 카운터에 의해 증가되고, 내부 어드레스 카운터 코드(AC20), (AC21)의 제25번째 비트(AC20[24]), (AC21[24])는 각각의 내부 카운터의 계수 동작에 따라 "0"과 "1" 사이에서 변화된다. 이와 같이 해서, 메모리 칩(20), (21)은 각각의 내부 어드레스 카운터 코드(AC20), (AC21)에 따라서 활성 모드와 비활성 모드 간에 동작할 수 있다.
상기 실시형태에서, 하나의 메모리장치 내에 두 적층된 메모리 칩이 일례로서 부여된다. 몇몇 실시형태에서, 하나의 메모리장치는 2개 이상의 적층된 메모리 칩을 포함할 수 있다. 도 6을 참조하면, 메모리장치(6)는 4개의 적층된 메모리 칩(60)~(63)을 포함한다. 접속을 명확하게 도시하기 위하여, 4개의 메모리 칩(60)~(63)은 나란히 도시되어 있지만, 실제로는 4개의 메모리 칩(60)~(63)은 하부에서부터 상부로 순차로 적층되어 있다. 각 메모리 칩은 26개의 어드레스 패드(A0)~(A25)와 각각 선택신호(SS1), (SS2)를 수신하는 2개의 선택 패드(SP0)~(SP1)를 포함한다. 메모리 칩(60)~(63)은 어드레스 패드(PA0)~(PA25) 및 각각의 어드레스 패드(A0)~(A25)를 통해서 입력 어드레스 코드(ADD[25:0])를 수신한다. 각 메모리 칩에 대해서, 선택신호(SS1), (SS2)의 논리값이 결정되는 경우, 메모리 칩(60)~(63) 중 어느 하나가 활성화되도록 선택될지는, 제25번째 비트(ADD[24])의 논리값과 선택신호(SS1)의 논리값이 동일한지의 여부와 제26번째 비트(ADD[25])의 논리값과 선택신호(SS2)의 논리값이 동일한지의 여부에 따라서 결정된다. 일 실시형태에서, 각 메모리 칩에 대해서, 선택신호(SS1), (SS2)의 논리값은 메모리 칩(60)~(63)에 접근하기 위한 순서와 관련된다.
도 6에서, 메모리 칩(60)의 선택 패드(SP0), (SP1)는 각각 전압원(VSS)의 저 전압 레벨을 지니는 선택신호(SS1) 및 전압원(VSS)의 저 전압 레벨을 지니는 선택신호(SS2)에 고정된다. 각 메모리 칩(61), (62), (63)의 선택 패드(SP0), (SP1)는 각각 전압원(VDD)의 고 전압 레벨을 지니는 선택신호(SS1) 및 전압원(VSS)의 저 전압 레벨을 지니는 선택신호(SS2)에 고정된다. 하나의 선택 패드가 전압원(VDD)의 고 전압 레벨을 지니는 선택 신호에 고정되면, 선택신호의 논리값이 "1"로 되고; 하나의 선택 패드가 전압원(VSS)의 저 전압 레벨을 지니는 선택 신호에 고정되면, 선택신호의 논리값이 "0"으로 된다.
예를 들어, 어드레스 패드(PA24)가 하이 상태의 논리값(ADD[24]=1)을 지니는 제25번째 비트(ADD[24])를 수신하고, 어드레스 패드(PA25)가 하이 상태의 논리값(ADD[25]=1)를 지니는 제26번째 비트(ADD[25])를 수신하면, 메모리 칩(63)은 선택신호(SS1), (SS2)의 논리값이 양쪽 모두 "1"이라는 사실로 인해 활성으로 되도록 선택되는(활성 모드) 한편, 다른 메모리 칩(60)~(62)은 비활성으로 된다(비활성 모드). 어드레스 패드(PA24)가 로 상태의 논리값(ADD[24]=0)을 지니는 제25번째 비트(ADD[24])를 수신하고 어드레스 패드(PA25)가 하이 상태의 논리값(ADD[25]=1)을 지니는 제26번째 비트(ADD[25])를 수신하면, 메모리 칩(62)은 선택신호(SS1), (SS2)의 논리값이 각각 "0"과 "1"이라는 사실로 인해 활성으로 되도록 선택되는(활성 모드) 한편, 다른 쪽 메모리 칩(60)~(61) 및 (63)은 비활성으로 된다(비활성 모드).
도 6의 실시형태에서, 메모리장치(6)에 대해 수행된 접근 동작의 개시 시, 메모리 칩(60)~(63)의 각각에 대해서, 입력 어드레스 코드(ADD)의 제1 내지 제24번째 비트(ADD[0])~(ADD[23])는 초기에 각각의 내부 어드레스 카운터 코드의 제1 내지 제24번째 비트로서 역할한다. 즉, 각 메모리 칩(60)~(63)에 대해서, 각각의 내부 어드레스 카운터 코드의 제1 내지 제24번째 비트의 값은 초기에 각각 입력 어드레스 코드(ADD)의 제1 내지 제24번째 비트(ADD[0])~(ADD[23])의 값으로서 역할한다. 또한, 접근 동작의 개시 시, 메모리 칩(60)~(63)의 각각에 대해서, 각각의 내부 어드레스 카운터 코드의 최상위 비트 세트는 각각의 선택신호 및 입력 어드레스 코드(ADD)의 최상위 비트 세트에 따라서 초기에 설정된다. 상기 실시형태에서, 입력 어드레스 코드(ADD)의 최상위 비트 세트는 2비트, 즉, 제25번째 및 제26번째 비트(ADD[24]), (ADD[25])를 포함하고, 각 메모리 칩(60)~(63)에 대해서, 각각의 내부 어드레스 카운터 코드의 최상위 비트 세트는 또한 2비트, 즉, 제25번째 및 제26번째 비트를 포함한다. 따라서, 각각의 내부 어드레스 카운터 코드의 제25번째 비트는 각각의 선택신호(SS1)의 논리값 및 입력 어드레스 코드(ADD)의 제25번째 비트(ADD[24])에 대한 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정되고, 각각의 내부 어드레스 카운터 코드의 제26번째 비트는 각각의 선택신호(SS2)의 논리값 및 입력 어드레스 코드(ADD)의 제26번째 비트(ADD[25])에 대한 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정된다. 각각의 내부 어드레스 카운터 코드의 제25번째 비트와 제26번째 비트가 양쪽 모두 로 상태의 논리값("0")인 경우, 대응하는 메모리 칩은 활성화된다(활성 모드). 각각의 내부 어드레스 카운터 코드의 제25번째 비트와 제26번째 비트 중 적어도 하나가 하이 상태의 논리값("1")인 경우, 대응하는 메모리 칩은 비활성으로 된다(비활성 모드).
상기 실시형태에 따르면, 메모리 칩(6)에 대해서 수행된 접근 동작의 개시 시, 메모리 칩(60)~(63)의 내부 어드레스 카운터 코드는 각각의 선택신호(SS1), (SS2) 및 입력 어드레스(ADD)에 따라서 초기에 설정된다. 접근 동작의 개시 시 메모리 칩(60)~(63)의 동작 모드는 메모리 칩(60)~(63)의 내부 어드레스 카운터 코드의 초기값; 특별히 각 내부 어드레스 카운터 코드의 각각의 제25번째 비트 및 제26번째 비트에 따라서 결정될 수 있다. 그 후, 메모리 칩(60)~(63)의 내부 어드레스 카운터 코드는 메모리 칩(60)~(63)의 각각의 내부 카운터에 의해 증가되고, 메모리 칩(60)~(63)의 내부 어드레스 카운터 코드의 제25번째 비트 및 제26번째 비트는 계수 동작에 따라 "0"과 "1" 간에 변화된다. 이와 같이 해서, 메모리 칩(60)~(63)은 각각의 내부 어드레스 카운터 코드에 따라서 활성 모드와 비활성 모드 간에 작동할 수 있다.
이상 본 발명을 예에 의해 그리고 바람직한 실시형태의 관점에서 설명해왔지만, 본 발명은 개시된 실시형태로 제한되지 않는 것임을 이해할 필요가 있다. 이에 대해서, 각종 변형과 유사한 구성(당업자에게 명백한 바와 같은 것들)을 커버하도록 의도되어 있다. 따라서, 첨부된 특허청구범위의 범위는 이러한 변형과 유사 구성을 모두 망라하도록 최광의의 해석에 따를 필요가 있다.

Claims (17)

  1. 입력 어드레스 코드(ADD)를 수신하고 교대로 활성 모드에 진입하여 작동하는 복수개의 메모리 칩(20, 21)을 포함하되;
    각 메모리 칩은 선택신호를 수신하고 내부 어드레스 카운터 코드(AC)에 따라서 작동하며;
    각 메모리 칩에 대해서, 각각의 내부 어드레스 카운터 코드는 상기 입력 어드레스 코드 및 각각의 선택신호에 따라서 초기에 세트되는 것인 메모리장치(2).
  2. 제1항에 있어서, 각 메모리 칩에 대해서, 각각의 내부 어드레스 카운터 코드의 적어도 하나의 최상위 비트의 세트는 상기 입력 어드레스 코드의 적어도 하나의 최상위 비트의 세트 및 상기 선택신호의 논리값에 따라서 초기에 설정되는 것인 메모리장치.
  3. 제2항에 있어서, 각 메모리 칩에 대해서, 상기 각각의 내부 어드레스 카운터 코드의 적어도 하나의 최상위 비트의 세트는 상기 입력 어드레스 코드의 적어도 하나의 최상위 비트의 세트 및 상기 각각의 선택신호의 논리값에 대한 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정되는 것인 메모리장치.
  4. 제3항에 있어서, 각 메모리 칩에 대해서, 상기 입력 어드레스 코드 및 각각의 내부 어드레스 카운터 코드의 적어도 하나의 최상위 비트의 세트를 제외하고, 상기 입력 어드레스 코드의 다른 비트가 상기 각각의 내부 어드레스 카운터 코드의 다른 비트로서 초기에 역할하는 것인 메모리장치.
  5. 제2항에 있어서, 복수개의 메모리 칩이 두 메모리 칩을 포함할 경우, 각 메모리 칩에 대해서, 상기 입력 어드레스 코드의 적어도 하나의 최상위 비트의 세트는 하나의 단일 비트를 포함하고, 상기 각각의 내부 어드레스 카운터 코드의 적어도 하나의 최상위 비트의 세트가 하나의 단일 비트를 포함하며, 상기 각각의 선택신호의 논리값이 상기 각각의 선택신호의 전압 레벨에 따라서 결정되는 것인 메모리장치.
  6. 제5항에 있어서, 상기 두 메모리 칩 중 한쪽은 적어도 하나의 최상위 비트의 세트가 제1값인 각각의 내부 어드레스 코드에 따라서 활성 모드에서 작동하고, 상기 두 메모리 칩 중 다른 쪽은 적어도 하나의 최상위 비트의 세트가 상기 제1값과는 반대인 제2값인 각각의 내부 어드레스 코드에 따라서 비활성 모드에서 작동하는 것인 메모리장치.
  7. 제1항에 있어서, 복수개의 메모리 칩 중 하나는 각각의 내부 어드레스 코드에 따라서 활성 모드에서 작동하고, 복수개의 메모리 칩 중 다른 쪽은 각각의 내부 어드레스 코드에 따라서 비활성 모드에서 작동하는 것인 메모리장치.
  8. 입력 어드레스 코드와 제1선택신호를 수신하고 제1내부 어드레스 카운터 코드에 따라서 작동하는 제1메모리 칩; 및
    상기 입력 어드레스 코드와 제2선택신호를 수신하고 제2내부 어드레스 카운터 코드에 따라서 작동하는 제2메모리 칩을 포함하되,
    상기 제1내부 어드레스 카운터 코드의 최상위 비트는 상기 입력 어드레스 코드의 최상위 비트 및 상기 제1선택신호의 논리값에 대해서 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정되고;
    상기 제2내부 어드레스 카운터 코드의 최상위 비트는 상기 입력 어드레스 코드의 최상위 비트 및 상기 제2선택신호의 논리값에 대해서 XOR 연산을 수행함으로써 초기에 설정되는 것인 메모리장치.
  9. 제8항에 있어서, 상기 제1 및 제2메모리 칩은 교대로 활성 모드에 진입하여 작동하는 것인 메모리장치.
  10. 제9항에 있어서, 상기 제1메모리 칩은 최상위 비트가 제1값인 상기 제1내부 어드레스 코드에 따라서 활성 모드에서 작동하고, 상기 제2메모리 칩은 최상위 비트가 상기 제1값과는 반대인 제2값인 상기 제2내부 어드레스 코드에 따라서 비활성 모드에서 작동하는 것인 메모리장치.
  11. 제8항에 있어서, 상기 입력 어드레스 코드 및 상기 제1 및 제2내부 어드레스 카운터 코드의 최상위 비트를 제외하고, 상기 입력 어드레스 코드의 다른 비트는 상기 제1내부 어드레스 카운터 코드의 다른 비트 및 상기 제2내부 어드레스 카운터 코드의 다른 비트로서 초기에 역할하는 것인 메모리장치.
  12. 제8항에 있어서, 상기 제1 및 제2선택신호의 각각의 논리값은 상기 각각의 선택신호의 전압 레벨에 따라서 결정되는 것인 메모리장치.
  13. 복수개의 메모리 칩을 포함하되, 복수개의 메모리 칩이 입력 어드레스 코드를 수신하고, 각 메모리 칩이 선택신호를 수신하는 메모리 장치에 대한 접근방법(accessing method)으로서,
    각 메모리 칩에 대해서, 상기 입력 어드레스 코드 및 각각의 선택신호에 따라서 각각의 내부 어드레스 카운터 코드를 초기에 설정하는 단계; 및
    상기 각각의 내부 어드레스 카운터 코드에 따라서 활성 모드 혹은 비활성 모드에서 작동하도록 각 메모리 칩을 제어하는 단계를 포함하는, 메모리장치에 대한 접근방법.
  14. 제13항에 있어서, 각 메모리 칩에 대해서 각각의 내부 어드레스 카운터 코드를 초기에 설정하는 단계는
    각 메모리 칩에 대해서, 상기 입력 어드레스 코드의 적어도 하나의 최상위 비트의 세트 및 상기 선택신호의 논리값에 따라서 상기 각각의 내부 어드레스 카운터 코드의 적어도 하나의 최상위 비트의 세트를 초기에 설정하는 단계를 포함하는 것인, 메모리장치에 대한 접근방법.
  15. 제14항에 있어서, 각 메모리 칩에 대해서, 상기 각각의 내부 어드레스 카운터 코드의 적어도 하나의 최상위 비트의 세트는 상기 입력 어드레스 코드의 적어도 하나의 최상위 비트의 세트 및 상기 각각의 선택신호의 논리값에 대해서 배타적 논리합(XOR) 연산을 수행함으로써 초기에 설정되는 것인, 메모리장치에 대한 접근방법.
  16. 제15항에 있어서, 각 메모리 칩에 대해서 각각의 내부 어드레스 카운터 코드를 초기에 설정하는 단계는
    각 메모리 칩에 대해서, 상기 입력 어드레스 코드 및 각각의 내부 어드레스 카운터 코드의 적어도 하나의 최상위 비트의 세트를 제외하고, 상기 입력 어드레스 코드의 다른 비트가 상기 각각의 내부 어드레스 카운터 코드의 다른 비트로서 초기에 역할하는 단계를 포함하는 것인, 메모리장치에 대한 접근방법.
  17. 제13항에 있어서, 상기 복수개의 메모리 칩은 교대로 활성 모드에 진입하여 작동하는 것인, 메모리장치에 대한 접근방법.
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