TWI489477B - 記憶體裝置以及其存取方法 - Google Patents

Description

記憶體裝置以及其存取方法

本發明係有關於一種記憶體裝置，特別是有關於一種包括堆疊記憶體晶片之記憶體裝置。

第1圖係表示256Mb之記憶體晶片。參閱第1圖，記憶體晶片1包括24個位址輸入墊A0~A23、選擇輸入墊SP、以及閒置輸入墊NC。當記憶體晶片1操作為單一記憶體晶粒時，選擇輸入墊SP以及閒置輸入墊NC都處於浮接狀態(floating)。記憶體晶片1內部的弱上拉/下拉電路(weak pull high-low circuit)逐漸地將其連接於選擇輸入墊SP的內部節點拉至一高/低電壓準位。

在一些應用中，至少兩個第1圖之記憶體晶片1可堆疊形成一個記憶體裝置。其中之一的記憶體晶片操作為兩堆疊記憶體晶片中的上方記憶體晶片，而另一記憶體晶片則操作為兩堆疊記憶體晶片中的下方記憶體晶片。在此時，每一記憶體晶片需要另一位址輸入墊作為第25個位址輸入墊，以定址此兩堆疊記憶體晶片。當在此兩堆疊記憶體晶片之間執行跨越操作(crossing operation)時，舉例來說，當上方記憶體晶片之存取操作完成且接著執行下方記憶體晶片之存取操作時，上方記憶體晶片必須進入至非致能模式(inactive mode)，而下方記憶體晶片則必須進入致能模式(active mode)。相反地，當下方記憶體晶片之存取操作完成且接著執行上方記憶體晶片之存取操作時，下方記憶體晶片必須進入至非致能模式，而上方記憶體晶 片則必須進入致能模式。因此，當一記憶體晶片被設計成能選擇性地操作為一單一記憶體晶片或者操作為堆疊記憶體晶片中之一者時，如何控制該記憶體晶片在致能模式與非致能模式間切換是一個很重要的議題。

本發明提供一種記憶體裝置，其包括複數記憶體晶片。這些記憶體晶片接收一輸入位址編碼且交替地操作在一致能模式。每一記憶體晶片接收各自之一選擇信號，且根據一內部位址計數編碼來操作。對於每一記憶體晶片而言，各自之內部位址計數編碼係根據輸入位址編碼以及各自之選擇信號來初始設定。

本發明更提供一種記憶體裝置，其包括第一記憶體晶片以及第二記憶體晶片。第一記憶體裝置接收一輸入位址編碼以及一第一選擇信號，且根據一第一內部位址計數編碼來操作。第二記憶體裝置也接收上述輸入位址編碼以及一第二選擇信號，且根據一第二內部位址計數編碼來操作。第一內部位址計數編碼的最大有效位元係藉由對上述輸入位址的最大有效位元以及上述第一選擇信號之邏輯值執行一互斥或(XOR)邏輯操作來初始設定。第二內部位址計數編碼的最大有效位元則係藉由對上述輸入位址的最大有效位元以及上述第二選擇信號之邏輯值執行互斥或邏輯操作來初始設定。

本發明另提供一種存取方法，適用於記憶體裝置。此記憶體裝置包括複數記憶體晶片。這些記憶體晶片接收一輸入位址編碼，且每一記憶體晶片接收各自之一選擇信 號。此存取方法包括：對於每一記憶體晶片而言，根據上述輸入位址編碼以及各自之選擇信號來初始設定各自之內部位址計數編碼；以及根據各自之內部位址計數編碼來控制每一記憶體晶片操作在一致能模式或一非致能模式。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第2圖係表示包括兩堆疊記憶體晶片之一記憶體裝置的例子。第3圖係表示第2圖之兩堆疊記憶體晶片的位址輸入墊連接狀況。為了能清楚表示位址輸入墊之連接狀況，以併排配置來呈現此兩記憶體晶片，然而實際上，如第2圖所示，其中之一記憶體晶片係堆疊於另一記憶體晶片之上，參閱第2圖以及第3圖，兩記憶體晶片20以及21堆疊形成一個記憶體裝置2。記憶體晶片20作為上方記憶體晶片，其堆疊在作為下方記憶體晶片之記憶體晶片21之上，且兩者之間存在著間隙23。此堆疊之記憶體晶片20以及21中每一者都包括25個位址輸入墊以及一個選擇輸入墊。參閱第3圖，記憶體晶片20之位址輸入墊A’0~A’24分別連接記憶體晶片21之位址輸入墊A”0~A”24於位址輸入墊PA0~PA24上。記憶體晶片20以及21透過位址輸入墊PA0~PA24以及各自的位址輸入墊A’0~A’24與A”0~A”24來接收輸入位址編碼ADD[24：0]。

在第3圖中，上方記憶體晶片20之選擇輸入墊SP20接收具有電壓源VDD之高電壓位準的選擇信號SS20，而 下方記憶體晶片21之選擇輸入墊SP21接收具有電壓源VSS之低電壓位準的選擇信號SS21。在一實施例中，由於上方記憶體晶片20之選擇輸入墊SP20接收具有電壓源VDD之高電壓位準的選擇信號SS20，而下方記憶體晶片21之選擇輸入墊SP21接收具有電壓源VSS之低電壓位準的選擇信號SS21，因此上方記憶體晶片20之選擇信號SS20的邏輯值為”1”，而下方記憶體晶片21之選擇信號SS21的邏輯值為”0”。對於每一記憶體晶片而言，當選擇信號的邏輯值被決定時，記憶體晶片20以及21中何者被選擇為運作，是取決於輸入位址編碼ADD[24：0]之第25位元ADD[24]的邏輯值與其選擇信號的邏輯值是否相等。在一實施例中，選擇信號SS20以及SS21的邏輯值係有關於存取記憶體晶片20以及21的順序。當位址輸入墊PA24所接收之輸入位址編碼ADD[24：0]的第25位元ADD[24]具有高邏輯值時(ADD[24]=1)，由於選擇信號SS20的邏輯值等於”1”，因此上方記憶體晶片20則被選擇運作(進入致能模式)，而由於選擇信號SS21的邏輯值等於”0”，因此下方記憶體晶片21則被選擇不運作(進入非致能模式)。相反地，當位址輸入墊PA24所接收之輸入位址編碼ADD[24：0]的第25位元ADD[24]具有低邏輯值時(ADD[24]=0)，下方記憶體晶片21則被選擇運作，而上方記憶體晶片20則被選擇不運作。

根據一實施例，當期望記憶體裝置2被存取時，記憶體晶片20以及21接收輸入位址編碼ADD[24：0]且分別產生內部位址計數編碼AC20[24：0]以及AC21[24：0]。輸入位 址編碼ADD[24：0]的長度相同於記憶體晶片20以及21之內部位址計數編碼AC20[24：0]與AC21[24：0]的長度。在存取操作開始時，輸入位址編碼ADD之第1至24位元ADD[0]~ADD[23]初始作為記憶體晶片20之內部位址計數編碼AC20的第1至24位元AC20[0]~AC20[23]以及初始作為記憶體晶片21之內部位址計數編碼AC21的第1至24位元AC21[0]~AC21[23]。換句話說，記憶體晶片20之內部位址計數編碼AC20的第1至24位元AC20[0]~AC20[23]初始設定為輸入位址編碼ADD之第1至24位元ADD[0]~ADD[23]，且記憶體晶片21之內部位址計數編碼AC21的第1至24位元AC21[0]~AC21[23]初始設定為輸入位址編碼ADD之第1至24位元ADD[0]~ADD[23]。此外，在存取操作開始時，對於記憶體晶片20以及21每一者而言，其內部位址計數編碼的最大有效位元組係根據輸入位址編碼ADD的最大有效位元組以及各自選擇信號的邏輯值而初始設定。在此實施例中，輸入位址編碼ADD的最大有效位元組包括一個位元，即是最大有效位元ADD[24](第25位元)；且記憶體晶片20以及21之各自內部位址計數編碼AC20與AC21的最大有效位元組也都包括一個位元，即是最大有效位元AC20[24]/AC21[24](第25位元)。因此，記憶體晶片20以及21每一者之各自內部位址計數編碼的第25位元係根據輸入位址編碼ADD的第25位元ADD[24]以及各自選擇信號的邏輯值而初始設定。在此實施例中，對於記憶體晶片20以及21每一者而言，各自內部位址計數編碼的第25位元係藉由對輸入位址編碼ADD 的第25位元ADD[24]以及各自選擇信號的邏輯值執行一互斥或(XOR)邏輯操作而初始設定。根據此互斥或邏輯操作，當各自內部位址計數編碼的第25位元等於低邏輯位準(”0”)時，對應之記憶體晶片則運作(致能模式)；當各自內部位址計數編碼的第25位元等於高邏輯位準(”1”)時，對應之記憶體晶片則不運作(非致能模式)。

在下文，將敘述記憶體裝置2之存取操作之實施例。第4A圖以及第4B圖係說明輸入位址編碼ADD與記憶體晶片20以及21之各自內部位址計數編碼AC20及AC21間之關係的實施例。假設在記憶體裝置2之存取操作開始時，輸入位址編碼ADD初始等於”0FFFFFF”(ADD[24：0]=0FFFFFF)。根據初始輸入位址編碼ADD之第25位元ADD[24](ADD[24]=0)，由於選擇輸入墊SP21被下拉至電壓源VSS之低電壓位準，因此存取操作係對下方記憶體晶片21來執行。參閱第4A及4B圖，下方記憶體晶片21之內部位址計數編碼AC21的第1至24位元AC21[0]~AC21[23]分別初始設定為輸入位址編碼ADD之第1至24位元ADD[0]~ADD[23]，且下方記憶體晶片21之內部位址計數編碼AC21的第25位元AC21[24]藉由對輸入位址編碼ADD之第25位元ADD[24](ADD[24]=0)與具有低電壓位準之選擇信號SS21的邏輯值(=”0”)執行互斥或邏輯操作而設定。因此下方記憶體晶片21之內部位址計數編碼AC21則初始等於”0FFFFFF”，其中AC21[24]=0 XOR 0=0。上方記憶體晶片20之內部位址計數編碼AC20的第1至24位元AC20[0]~AC20[23]分別初始設定為輸入 位址編碼ADD之第1至24位元ADD[0]~ADD[23]，且上方記憶體晶片20之內部位址計數編碼AC20的第25位元AC20[24]藉由對輸入位址編碼ADD之第25位元ADD[24](ADD[24]=0)與具有低電壓位準之選擇信號SS20的邏輯值(=”1”)執行互斥或邏輯操作而設定。因此上方記憶體晶片20之內部位址計數編碼AC20則初始等於”1FFFFFF”，其中AC20[24]=0 XOR 1=1。由於下方記憶體晶片21之內部位址計數編碼AC21之第25位元AC21[24]等於邏輯”0”而上方記憶體晶片20之內部位址計數編碼AC20之第25位元AC20[24]等於邏輯”1”，因此下方記憶體晶片21根據其內部位址計數編碼AC21(=”0FFFFFF”)而操作在致能模式，且上方記憶體晶片20根據其內部位址計數編碼AC20(=”1FFFFFF”)而操作在非致能模式。

在記憶體晶片20以及21之內部位址計數編碼AC20與AC21之初始值設定後，藉由記憶體晶片20以及21的內部計數器來使其內部位址計數編碼持續地每次以”1”來增加。參閱第5A圖以及第5B圖，在記憶體晶片20以及21之內部位址計數編碼AC20與AC21自其初始值開始而以”1”來增加後，下方記憶體晶片21之內部位址計數編碼AC21由”0FFFFFF”變為”1000000”，而上方記憶體晶片20之內部位址計數編碼AC20由”1FFFFFF”變為”0000000”。由於下方記憶體晶片21之內部位址計數編碼AC21的第25位元AC21[24]變為邏輯”1”而上方記憶體晶片20之內部位址計數編碼AC20的第25位元AC20[24]變為邏輯”0”，因此下方記憶體晶片21切換進入至非致能模式，而上方記憶 體晶片20則切換進入至致能模式。在下方記憶體晶片21之內部位址計數編碼AC21持續地由”1000000”增加至”1FFFFFF”的期間，下方記憶體晶片21仍處於非致能模式。在上方記憶體晶片20之內部位址計數編碼AC20持續地由”0000000”增加至”0FFFFFF”的期間，上方記憶體晶片20仍處於致能模式。

當下方記憶體晶片21之內部位址計數編碼AC21藉由其內部計數器而由”1FFFFFF”增加至”0000000”時，下方記憶體晶片21再次切換進入致能模式。同樣地，當上方記憶體晶片20之內部位址計數編碼AC20藉由其內部計數器而由”0FFFFFF”增加至”1000000”時，上方記憶體晶片20再次切換進入非致能模式。

根據上述實施例，在記憶體裝置2之存取操作的一開始，記憶體晶片20以及21的內部位址計數編碼AC20與AC21根據輸入位址編碼ADD以及各自的選擇信號SS20與SS21來初始設定。記憶體晶片20以及21在存取操作一開始時的操作模式則可根據其各自內部位址計數編碼AC20與AC21之初始值來決定，尤其是根據內部位址計數編碼AC20以及AC21之第25位元AC20[24]與AC21[24]。之後，記憶體晶片20以及21之內部位址計數編碼AC20與AC21則藉由各自內部計數器來增加，且內部位址計數編碼AC20以及AC21之第25位元AC20[24]與AC21[24]則隨著各自內部計數器的計數操作而在”0”與”1”之間切換。因此，根據各自的內部位址計數編碼AC20以及AC21，記憶體晶片20以及21可在致能模式與非致能模式之間切 換。

在上述實施例中，係以在一記憶體裝置中具有兩堆疊記憶體晶片為例來說明。在一些實施例中，一記憶體裝置可能包括多於兩個的堆疊記憶體晶片。參閱第6圖，記憶體裝置6包括四個堆疊的記憶體晶片60~63。為了能清楚表示位址輸入墊之連接狀況，以併排配置來呈現此四個記憶體晶片60~63，然而實際上，此四個記憶體晶片60~63係依序地由下而上堆疊。每一記憶體晶片包括26個位址輸入墊A0~A25以及兩個選擇輸入墊SP0~SP1，其中選擇輸入墊SP0~SP1分別選擇信號SS1以及SS2。記憶體晶片60~63透過位址輸入墊PA0~PA25以及各自的位址輸入墊A0~A25來接收輸入位址編碼ADD[25：0]。對於每一記憶體晶片而言，當選擇信號SS1以及SS2之邏輯值決定時，記憶體晶片60~63中何者被選擇為運作，是取決於第25位元ADD[24]的邏輯值與選擇信號SS1的邏輯值是否相等以及取決於第26位元ADD[25]的邏輯值與選擇信號SS2的邏輯值是否相等。在一實施例中，對於每一記憶體晶片而言，選擇信號SS1以及SS2之邏輯值係有關於存取記憶體晶片60~63之順序。

在第6圖中，記憶體晶片60之選擇輸入墊SP0與SP1分別接收具有電壓源VSS之低電壓位準的選擇信號SS1以及具有電壓源VSS之低電壓位準的選擇信號SS2。記憶體晶片61之選擇輸入墊SP0與SP1分別接收具有電壓源VDD之高電壓位準的選擇信號SS1以及具有電壓源VSS之低電壓位準的選擇信號SS2。記憶體晶片62之選擇輸入墊SP0 與SP1分別接收具有電壓源VSS之低電壓位準的選擇信號SS1以及具有電壓源VDD之高電壓位準的選擇信號SS2。記憶體晶片63之選擇輸入墊SP0與SP1分別接收具有電壓源VDD之高電壓位準的選擇信號SS1以及具有電壓源VDD之高電壓位準的選擇信號SS2。當一選擇輸入墊接收具有電壓源VDD之高電壓位準的選擇信號時，該選擇信號之邏輯值等於”1”；當一選擇輸入墊接收具有電壓源VSS之低電壓位準的選擇信號時，該選擇信號之邏輯值等於”0”。

舉例來說，當位址輸入墊PA24接收具有高邏輯位準之第25位元ADD[24](ADD[24]=1)且位址輸入墊PA25接收具有高邏輯位準之第26位元ADD[25](ADD[25]=1)時，由於記憶體晶片63之選擇信號SS1與SS2的邏輯值都等於”1”，因此記憶體晶片63選擇運作(致能模式)，而其他記憶體晶片60~62則不運作(非致能模式)。當位址輸入墊PA24接收具有低邏輯位準之第25位元ADD[24](ADD[24]=0)且位址輸入墊PA25接收具有高邏輯位準之第26位元ADD[25](ADD[25]=1)時，由於記憶體晶片62之選擇信號SS1與SS2的邏輯值分別等於”0”以及”1”，因此記憶體晶片62選擇運作(致能模式)，而其他記憶體晶片60、61、及63則不運作(非致能模式)。

在第6圖之實施例中，於記憶體裝置6之存取操作開始時，對於每一記憶體晶片60~63而言，輸入位址編碼ADD之第1至24位元ADD[0]~ADD[23]初始作為各自內部位址計數編碼之第1至24位元。換句話說，對於每一記憶體晶 片60~63而言，其各自內部位址計數編碼之第1至24位元的值初始設定為輸入位址編碼ADD之第1至24位元ADD[0]~ADD[23]的值。此外，在存取操作開始時，對於每一記憶體晶片60~63而言，各自內部位址計數編碼之最大有效位元組係根據輸入位址編碼ADD之最大有效位元組以及各自選擇信號來初始設定。在一實施例中，輸入位址編碼ADD之最大有效位元組包括兩個位元，即是第25位元ADD[24]以及第26位元ADD[25]。此外，對於每一記憶體晶片60~63而言，各自內部位址計數編碼之最大有效位元組也包括兩個位元，即是第25位元以及第26位元。因此，各自內部位址計數編碼之第25位元係藉由對輸入位址編碼ADD之第25位元ADD[24]以及各自選擇信號SS1之邏輯值執行互斥或邏輯運算來初始設定，且各自內部位址計數編碼之第26位元係藉由對輸入位址編碼ADD之第26位元ADD[25]以及各自選擇信號SS2之邏輯值執行互斥或邏輯運算來初始設定。當各自之內部位址計數編碼的第25位元以及第26位元都等於低邏輯值(”0”)時，對應之記憶體晶片運作(致能模式)。當各自之內部位址計數編碼的第25位元以及第26位元中至少一者等於高邏輯值(”1”)時，對應之記憶體晶片不運作(非致能模式)。

根據上述實施例，在記憶體裝置6之存取操作開始時，記憶體晶片60~63之內部位址計數編碼係根據輸入位址編碼ADD以及各自之選擇信號SS1與SS2來初始設定。記憶體晶片60~63在存取操作開始時的操作模式可根據記憶體晶片60~63之內部位址計數編碼的初始值來決定，尤其 是每一內部位址計數編碼的第25位元以及第26位元。之後，記憶體晶片60~63之內部位址計數編碼藉由各自的內部計數器而增加，且記憶體晶片60~63之內部位址計數編碼的第25位元以及第26位元隨著計數操作而在”0”與”1”之間改變。因此，記憶體晶片60~63可根據各自的內部位址計數編碼而操作致能模式與非致能模式之間。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

第1圖：

1‧‧‧記憶體晶片

A0~A23‧‧‧位址輸入墊

NC‧‧‧閒置輸入墊

SP‧‧‧選擇輸入墊

第2圖：

2‧‧‧記憶體裝置

20、21‧‧‧記憶體晶片

23‧‧‧間隙

A’24、A”24、PA24‧‧‧位址輸入墊

SP20、SP21‧‧‧選擇輸入墊

SS20、SS21‧‧‧選擇信號

VDD、VSS‧‧‧電壓源

第3圖：

20、21‧‧‧記憶體晶片

A’1...A’24、A”1...A”24‧‧‧位址輸入墊

ADD[24：0]‧‧‧輸入位址編碼

PA0...PA24‧‧‧位址輸入墊

SP20、SP21‧‧‧選擇輸入墊

SS20、SS21‧‧‧選擇信號

VDD、VSS‧‧‧電壓源

第4A-4B圖：

20、21‧‧‧記憶體晶片

ADD[24：0]‧‧‧輸入位址編碼

AC20[24：0]、AC21[24：0]‧‧‧內部位址計數編碼

第5A-5B圖：

AC20[24：0]、AC21[24：0]‧‧‧內部位址計數編碼

第6圖：

6‧‧‧記憶體裝置

60...63‧‧‧記憶體晶片

A0...A25‧‧‧位址輸入墊

ADD[25：0]‧‧‧輸入位址編碼

PA0...PA25‧‧‧位址輸入墊

SP0...SP1‧‧‧選擇輸入墊

SS1、SS2‧‧‧選擇信號

VDD、VSS‧‧‧電壓源

第1圖表示256Mb之記憶體晶片；第2圖表示包括兩堆疊記憶體晶片之記憶體裝置的實施例；第3圖表示第2圖之兩堆疊記憶體晶片的位址輸入墊連接狀況；第4A及4B圖說明根據本發明一實施例，在第2圖中輸入位址編碼ADD與記憶體晶片之各自內部位址計數編碼間之關係；第5A及5B圖說明記憶體晶片之各自內部位址計數編碼與操作模式間之關係；以及第6圖表示四個堆疊記憶體晶片的位址輸入墊之間的連接。

20、21‧‧‧記憶體晶片

A’1...A’24、A”1...A”24‧‧‧位址輸入墊

ADD[24：0]‧‧‧輸入位址編碼

PA0...PA24‧‧‧位址輸入墊

SP20、SP21‧‧‧選擇輸入墊

SS20、SS21‧‧‧選擇信號

VDD、VSS‧‧‧電壓源

Claims (17)

1. 一種記憶體裝置，包括：複數記憶體晶片，接收一輸入位址編碼且交替地操作在一致能模式；其中，每一該記憶體晶片接收各自之一選擇信號，且根據一內部位址計數編碼來操作；其中，對於每一該記憶體晶片而言，各自之該內部位址計數編碼係根據該輸入位址編碼以及各自之該選擇信號來初始設定；以及其中，對於每一該記憶體晶片而言，在各自之該內部位址計數編碼初始設定之後，由該記憶體晶片的一內部計數器來持續地增加各自之該內部位址計數編碼。
2. 如申請專利範圍第1項所述之記憶體裝置，其中，對於每一該記憶體晶片而言，各自之該內部位址計數編碼的最大有效位元組係根據該輸入位址編碼的最大有效位元組以及各自之該選擇信號的邏輯值來初始設定。
3. 如申請專利範圍第2項所述之記憶體裝置，其中，對於每一該記憶體晶片而言，各自之該內部位址計數編碼的最大有效位元組係藉由對該輸入位址編碼的最大有效位元組以及各自之該選擇信號的邏輯值執行一互斥或邏輯操作來初始設定。
4. 如申請專利範圍第3項所述之記憶體裝置，其中，對於每一該記憶體晶片而言，除了該輸入位址編碼的最大有效位元組以及各自之該內部位址計數編碼的最大有效位元組以外，該輸入位址編碼的其他位元初始作為各自之該內 部位址計數編碼的其他位元。
5. 如申請專利範圍第2項所述之記憶體裝置，其中，當該等記憶體晶片包括兩個記憶體晶片時，對於每一該記憶體晶片而言，該輸入位址編碼的最大有效位元組包括一個位元，各自之該內部位址計數編碼的最大有效位元組包括一個位元，且各自之該選擇信號的邏輯值根據一電壓位準來決定。
6. 如申請專利範圍第5項所述之記憶體裝置，其中，當該兩記憶體晶片中一者根據各自之該內部位址計數編碼的最大有效位元組具有一第一數值而操作在該致能模式時，該兩記憶體晶片中另一者則根據各自之該內部位址計數編碼的最大有效位元組具有一第二數值而操作在一非致能模式，該第二數值相對於該第一數值。
7. 如申請專利範圍第1項所述之記憶體裝置，其中，當該等記憶體晶片之一者根據各自之該內部位址計數編碼而操作在該致能模式時，該等記憶體晶片中另一者則根據各自之該內部位址計數編碼而操作在一非致能模式。
8. 一種記憶體裝置，包括：一第一記憶體晶片，接收一輸入位址編碼以及一第一選擇信號，且根據一第一內部位址計數編碼來操作；以及一第二記憶體晶片，接收該輸入位址編碼以及一第二選擇信號，且根據一第二內部位址計數編碼來操作；其中，該第一內部位址計數編碼的最大有效位元係藉由對該輸入位址編碼的最大有效位元以及該第一選擇信號之邏輯值執行一互斥或邏輯操作來初始設定；以及 其中，該第二內部位址計數編碼的最大有效位元係藉由對該輸入位址編碼的最大有效位元以及該第二選擇信號之邏輯值執行該互斥或邏輯操作來初始設定。
9. 如申請專利範圍第8項所述之記憶體裝置，其中，該第一記憶體晶片以及該第二記憶體晶片交替地操作在一致能模式。
10. 如申請專利範圍第9項所述之記憶體裝置，其中，當該第一記憶體晶片根據該第一內部位址計數編碼的最大有效位元具有一第一數值而操作在該致能模式時，該第二記憶體晶片根據該第二內部位址計數編碼的最大有效位元具有一第二數值而操作在一非致能模式，該第二數值相對於該第一數值。
11. 如申請專利範圍第8項所述之記憶體裝置，其中，除了該輸入位址編碼的最大有效位元、該第一內部位址計數編碼的最大有效位元、以及該第二內部位址計數編碼的最大有效位元以外，該輸入位址編碼的其他位元初始作為該第一內部位址計數編碼的其他位元以及該第二內部位址計數編碼的其他位元。
12. 如申請專利範圍第8項所述之記憶體裝置，其中，該第一與該第二選擇信號中每一者的邏輯值係根據一電壓位準來決定。
13. 一種存取方法，適用於一記憶體裝置，該記憶體裝置包括複數記憶體晶片，其中，該等記憶體晶片接收一輸入位址編碼，且每一該記憶體晶片接收各自之一選擇信號，該存取方法包括： 對於每一該記憶體晶片而言，根據該輸入位址編碼以及各自之該選擇信號來初始設定各自之一內部位址計數編碼；對於每一該記憶體晶片而言，在各自之該內部位址計數編碼初始設定之後，由該記憶體晶片的一內部計數器來持續地增加各自之該內部位址計數編碼；以及根據各自之該內部位址計數編碼來控制每一該記憶體晶片操作在一致能模式或一非致能模式。
14. 如申請專利範圍第13項所述之存取方法，其中，對於每一該記憶體晶片而言初始設定各自之該內部位址計數編碼之步驟包括：對於每一該記憶體晶片而言，根據該輸入位址編碼的最大有效位元組以及各自之該選擇信號的邏輯值來初始設定各自之該內部位址計數編碼的最大有效位元組。
15. 如申請專利範圍第14項所述之存取方法，其中，對於每一該記憶體晶片而言，各自之該內部位址計數編碼的最大有效位元組係藉由對該輸入位址編碼的最大有效位元組以及各自之該選擇信號的邏輯值執行一互斥或邏輯操作來初始設定。
16. 如申請專利範圍第15項所述之存取方法，其中，對於每一該記憶體晶片而言初始設定各自之該內部位址計數編碼之步驟更包括：對於每一該記憶體晶片而言，除了該輸入位址編碼的最大有效位元組以及各自之該內部位址計數編碼的最大有效位元組以外，該輸入位址編碼的其他位元初始作為各自 之該內部位址計數編碼的其他位元。
17. 如申請專利範圍第13項所述之存取方法，其中，該等記憶體晶片交替地操作在該致能模式。