KR101521032B1 - 메모리의 스케일러블 성능을 위한 파이프라인 아키텍처 - Google Patents

메모리의 스케일러블 성능을 위한 파이프라인 아키텍처 Download PDF

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Abstract

데이터 저장을 위한 장치가 설명된다. 일실시예에서, 상기 장치는 상변화 메모리 저장 요소를 포함하는 상변화 메모리 장치를 포함한다. 상기 장치는 둘 이상의 셋 파이프라인을 제어하여 시차를 두는 방식으로 메모리 요청을 수행하도록 하여, 상기 메모리 요청의 셋 오퍼레이션이 서로 다른 시간에 시작하도록 하는 제어 로직을 더 포함한다.

Description

메모리의 스케일러블 성능을 위한 파이프라인 아키텍처{PIPELINE ARCHITECTURE FOR SCALABLE PERFORMANCE ON MEMORY}
본 발명의 실시예는 컴퓨터 시스템에서의 데이터 저장에 관한 것으로, 보다 상세하게는 본 발명의 실시예는 반도체 메모리에 관한 것이다.
상변화 메모리(phase change memory: PCM)는 메모리 요소로서 칼코게나이드 물질(chalcogenide material)을 사용하는 장치이다. 메모리 요소는 정보를 저장하는 요소이다. 상변화 메모리는 비결정성(amorphous) 상태 및 결정성(crystalline) 상태 사이에서 요소의 상태를 변화시켜 메모리 요소에 정보를 저장한다. 일반적으로, 비결정성 상태는 소위 리셋 상태(reset state)와 연관되며, 결정성 상태는 소위 셋 상태(set state)와 연관된다. 멀티레벨 메모리는 셋 상태와 리셋 상태 사이의 중간에 다수의 상태를 가질 수 있다.
프로그래밍 오퍼레이션면에서, 상변화 메모리는 비결정성 상태에서 결정성 상태로 또는 결정성 상태에서 비결정성 상태로 전이시키기 위한, 바이어스 전압의 인가 및 이에 따른 전류를 통해 전이될 수 있다.
일부 상변화 메모리에서, 오보닉 임계치 스위치(ovonic threshold switch: OTS)가 선택 장치(select device)로서 사용된다. PCM 및 오보닉 임계치 스위치의 집적화된 메모리 저장 요소(셀)는 PCMS로 알려져 있다. 일반적으로 PCMS를 기록하기 위해서 많은 양의 전력을 사용한다. 이러한 전력 요건은 메모리의 어레이 대역폭을, 예컨대 10-25MByte/s로 제한한다.
본 발명의 실시예는 이하 제시된 상세한 설명 및 본 발명의 다양한 실시예의 첨부 도면으로부터 더욱 완전하게 이해될 수 있을 것이나, 이를 단지 설명 및 이해를 위한 것이고 특정 실시예로 본 발명을 제한하려는 것이 아니다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 블록도.
도 2는 본 발명의 일실시예에 따른 전류 소모 프로파일.
도 3은 본 발명의 일실시예에 따른 메모리 기록에 대한 파형도(waveform diagram).
도 4는 PCMS 메모리 장치에 기록하는 프로세스의 일실시예.
도 5는 본 발명의 일실시예와 함께 사용하기 위한 컴퓨터 시스템을 도시하는 도면.
도 6은 본 발명의 일실시예와 함께 사용하기 위한 점대점(point-to-point) 컴퓨터 시스템을 도시하는 도면.
데이터 저장을 위한 장치가 설명된다. 일실시예에서, 상기 장치는 상변화 메모리 저장 요소를 포함하는 상변화 메모리 장치를 포함한다. 상기 장치는 둘 이상의 셋 파이프라인(set pipeline)을 제어하여 시차를 두는 방식으로(in a staggered manner) (예컨대, 판독 또는 기록 요청(read or write requests)과 같은) 메모리 요청을 수행하도록 하여, 메모리 요청의 셋 오퍼레이션이 서로 다른 시기에 시작하도록 하는 제어 로직을 더 포함한다.
다음 설명에서는, 본 발명의 실시예를 더욱 완전하게 설명하기 위해 많은 세부사항이 명시된다. 그러나 본 발명의 실시예가 이러한 특정 세부사항 없이도 실시될 수 있음은 당해 기술분야의 통상의 기술자에게 자명할 것이다. 다른 예시에서, 본 발명의 실시예를 모호하게 하지 않도록, 잘 알려진 구조 및 장치는 상세한 설명보다는 블록도 형태로 도시된다.
다음의 상세한 설명의 일부분에서는, 컴퓨터 메모리 내의 데이터 비트에 대한 오퍼레이션의 기호적 표현(symbolic representations) 및 알고리즘 면에서 설명된다. 이러한 알고리즘 설명 및 표현은 데이터 프로세싱 기술분야의 통상의 기술자가 자신의 작업의 본질을 당해 기술분야의 다른 통상의 기술자에게 가장 효과적으로 전달하도록 사용하는 수단이다. 알고리즘은, 일반적으로 원하는 결과에 이르는 일관성있는 단계의 시퀀스로서 본 명세서에 표현되어 있다. 상기 단계는 물리량의 물리적 조작을 필요로 한다. 반드시 그럴 필요는 없으나, 통상적으로 이러한 물리량은 저장되고, 전달되고, 결합되고, 비교되며, 그밖에 조작될 수 있는 전기 또는 자기 신호의 형태를 가진다. 주로 일반적인 사용을 이유로, 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 숫자 또는 그밖에 유사한 것으로서 지칭하는 것이 때때로 편리하다는 점이 입증되었다.
그러나 모든 이러한 용어 및 유사한 용어는 적절한 물리량과 연관되며, 이러한 물리량에 적용되는 단지 편리한 라벨일 뿐임을 명심해야만 한다. 특히 다음의 논의에서 분명하게 명시되지 않는 한, 설명을 통해 다음과 같이 인식되는데, "프로세싱," "컴퓨팅," "계산," "판단," "표시(displaying)" 또는 그밖에 유사한 용어를 사용하는 논의는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 장치의 액션 및 프로세스를 지칭하는 것으로서, 이는 컴퓨터 시스템의 레지스터 및 메모리 내의 물리(전자)량으로 나타낸 데이터를 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 이와 같은 정보의 저장, 전송 또는 디스플레이 장치 내의 물리량으로 유사하게 표현된 다른 데이터로 전환하고 조작한다.
본 발명의 실시예는 오퍼레이션을 수행하기 위한 장치와 또한 연관된다. 일부 장치는 요구되는 목적을 위해 특별히 제작될 수 있으며, 또는 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 이와 같은 컴퓨터 프로그램은 플로피 디스크, 광 디스크, CD-ROM, DVD-ROM 및 광자기 디스크(magnetic-optical disks)를 포함하는 임의의 디스크 유형, 판독 전용 기억장치(ROM), 랜덤 액세스 메모리(RAM), EPROM, EEPROM, NVRAM, 자기 또는 광학 카드(magnetic or optical cards) 또는 전자 명령어(electronic instructions)를 저장하는데 적합한 임의의 미디어 유형과 같은 컴퓨터 판독 저장매체(computer readable storage medium)에 저장될 수 있으며, 이에 한정되지 않는데, 각각은 컴퓨터 시스템 버스에 연결된다.
본 명세서에 설명된 방법 및 장치는 데이터 저장을 위한 메모리 장치를 제어하기 위한 것이다. 특히, 메모리 장치를 제어하는 방법 및 장치는 멀티코어 프로세서(multi-core processor) 컴퓨터 시스템과 관련하여 주로 논의된다. 그러나 메모리 소자를 제어하는 방법 및 장치는, 핸드폰, 개인용 휴대 정보 단말기, 내장형 컨트롤러(embedded controllers), 모바일 플랫폼, 데스크톱 플랫폼 및 서버 플랫폼상에서 또는 이와 연관되어서 뿐만 아니라 다른 리소스와 함께 구현될 수 있기 때문에, 그와 같이 한정되지는 않는다.
개 요
데이터 저장을 위한 장치가 설명된다. 일실시예에서, 상기 장치는 상변화 메모리 저장 요소를 포함하는 상변화 메모리 장치를 포함한다. 상기 장치는 둘 이상의 셋 파이프라인을 제어하여 시차를 두는 방식으로(in a staggered manner) 메모리 요청을 수행하도록 하여 메모리 요청의 셋 오퍼레이션이 서로 다른 시기에 시작하도록 하는 제어 로직을 더 포함한다. 일실시예에서, 상기 장치는 비휘발성 메모리 장치, (예컨대, DRAM 또는 SRAM과 유사한) 휘발성 메모리 장치 또는 양쪽 모두로 동작할 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 블록도이다. 본 발명을 모호하게 하지 않도록 버스 및 주변장치와 같은 많은 관련된 컴포넌트는 도시되지 않았다. 도 1을 참조하면, 메모리 장치(101)는 제어 로직(control logic; 121) 및 메모리 요소(130)를 포함한다. 일실시예에서, 제어 로직(121)은 하나 이상의 리셋 파이프라인을 제어하기 위한 리셋 파이프라인 로직(122)을 더 포함한다. 일실시예에서, 제어 로직(121)은 하나 이상의 셋 파이프라인을 제어하기 위한 셋 파이프라인 로직(123)을 포함한다. 일실시예에서, 메모리 장치(101)는 데이터/제어(110)를 통해 메모리 요청을 수신한다.
일실시예에서, 메모리 장치(101)는 PCMS 메모리 장치이다. 일실시예에서, 메모리 요소(130)는, 예컨대 PCMS 저장 요소, PCM 저장 요소, 오보닉 통합 메모리(ovonic unified memory: OUM) 요소, 적층형(stackable) PCM 저장 요소, PCMS 저장 요소와 유사한 전류 프로파일을 갖는 저장 요소 또는 이들 간의 임의의 조합체와 같은 저장 요소를 포함한다. 일실시예에서, PCMS 저장 요소는 직렬 연결된(series-coupled) 오보닉 임계치 스위치 및 칼코게나이드 메모리 요소를 포함한다.
일실시예에서, 리셋 파이프라인 로직(122)은 두 개의 리셋 파이프라인을 관리하고 제어한다. 셋 파이프라인 로직(123)은 열 개의 셋 파이프라인 그룹을 관리하고 제어하는데, 각 그룹은 네 개의 셋 파이프라인을 포함한다. (예컨대, 파이프라인의 수와 같은) 이러한 구성은 거의 동일한 기능을 유지하면서 확대되거나 축소될 수 있음을 당해 기술분야의 통상의 기술자는 인식할 것이다.
일실시예에서, 메모리 장치(101)는 고전압 레벨과 저전압 레벨 사이에서 진동하는 펄스 신호를 생성하기 위해서, (도시되지 않은) 펄스 신호 생성 모듈 또는 펄스 생성 유닛을 포함한다. 일실시예에서, PCM 저장 요소는 동작 전류를 변화시켜 결정체를 이루게 된다. 펄스 신호를 생성하여 PCM 저장 요소를 셋 또는 리셋하도록 하는 서로 다른 전류 프로파일이 있음을 당해 기술분야의 통상의 기술자는 인식할 것이다. 일실시예에서, 메모리 장치(101)는, 예컨대 기록 오퍼레이션을 수행하기 위한 충전/방전 회로, 비트 선택 스위치, 펄스 신호 생성 로직과 같은 아날로그/디지털 로직을 포함한다.
일실시예에서, 전술한 유닛은 개별 컴포넌트로 나타난다. 다른 실시예에서는 이러한 유닛의 일부 또는 전부가 장치 내에서 또는 다른 컴포넌트 내에서 집적화되는 것이 가능하다. 다른 실시예에서, 전술한 유닛은 하드웨어, 소프트웨어 또는 이들 간의 임의의 조합체의 시스템을 통해서 분배된다.
제어 로직(121), 리셋 파이프라인 로직(122), 셋 파이프라인 로직(123)의 오퍼레이션이 나머지 도면을 추가로 참조하여 이하 더욱 상세히 설명될 것이다.
도 2는 본 발명의 일실시예에 따른 전류 소모 프로파일을 도시하고 있다. PCMS 어레이는 선택 및 실제 기록(selection and actual write)을 포함하는 기록 오퍼레이션을 하는 동안 일정하지 않은 전류를 소모한다. 일실시예에서, 선택은, 예컨대 실제 기록보다 100배 더 많은 전력을 소모한다. 그러나 선택은 전체 시간의 5% 미만을 사용한다. 도 2를 참조하면, 일실시예에서, PCMS 저장 요소는 선택 및 실제 기록 사이에서 일정하지 않은 전류를 소모한다. 고전류(210)는 선택을 수행하는 짧은 시간 간격 동안 200uA가 넘게 된다. 저전류(220)는 실제 기록을 수행하는 더 긴 시간 간격 동안 약 50uA가 된다.
일실시예에서, 저장 요소의 선택에 시차를 둠으로써 고전류의 소모를 분산시켜 복수의 저장 요소에 액세스하는 동안 전반적으로 피크 전력을 감소시킬 수 있다. 일실시예에서, (예컨대, 도 1에 관하여 제어 로직(121)과 같은) 메모리 컨트롤러는 선택 단계에서 시차를 두며, (수행하는데 더 긴 시간이 걸리는) 실제 기록이 향상된 전력-대역폭 솔루션을 달성하도록 다수의 파이프라인을 사용한다.
PCMS 동작
도 3은 본 발명의 일실시예에 따른 메모리 기록에 대한 파형도이다. 도 3을 참조하면, 일실시예에서, 메모리 장치는, 예컨대 DQin(301), 리셋 파이프라인(311 및 312), 셋 파이프라인(321 내지 324), 셋 파이프라인(331 내지 334) 및 다른 셋 파이프라인과 같은 신호를 포함한다. 일실시예에서, 예를 들어 메모리 장치는 두 개의 리셋 파이프라인 및 마흔 개의 셋 파이프라인을 포함한다. 셋 파이프라인은 (예컨대, 셋 파이프라인(321 내지 324)과 같이) 각각 네 개씩 그룹화된다.
일실시예에서, PCMS 저장 요소를 프로그래밍하는 것은 PCMS 저장 요소에 대한 셋 오퍼레이션 이후의 리셋 오퍼레이션을 포함한다. 셋(기록) 오퍼레이션은 선택 및 실제 기록을 더 포함한다.
일실시예에서, 메모리 장치는 시차를 두는 방식과 함께 메모리 기록을 수행하기 위해서, (예컨대, 도 1에 관한 제어 로직(121)과 같은) 메모리 컨트롤러를 포함한다. 아키텍처는 최적화된 전력에서 원하는 성능을 갖도록 스케일러블(scalable)하다.
일실시예에서, 메모리 장치는 (예컨대, 100MT/s의 속도로) DQin(301)으로부터 입력 데이터를 수신한다. 상기 메모리 장치는 리셋 오퍼레이션에 관하여 4바이트의 배치(batches)를 받아들여 동작할 수 있으며, 그 뒤에 셋 오퍼레이션에 관하여 40바이트의 배치로 프로세싱하도록 동작할 수 있다. DQin(301)으로부터의 첫 4바이트는 "x"로 표시되며, 반면 후속하는 4바이트는 "o"로 표시된다 (도 3 참조).
일실시예에서, 리셋 오퍼레이션은 두 번의 리셋 주기를 사용한다. 예를 들어, DQin(301)으로부터의 첫 번째 4바이트 데이터에 대한 리셋 오퍼레이션은 리셋 파이프라인(311)에서 시작한다. DQin(301)으로부터의 두 번째 4바이트 데이터에 대한 리셋 오퍼레이션은, 리셋 파이프라인(311)에서의 첫 번째 4바이트 데이터의 시작시간에서 40㎱ 이후에 리셋 파이프라인(312)에서 시작한다. 일실시예에서, 세 번째 4바이트 데이터에 대한 리셋 오퍼레이션은, 두 번째 4바이트 데이터가 리셋 파이프라인(312)에서 시작한 이후 약 40㎱ 이후에 리셋 파이프라인(311)에서 시작한다.
일실시예에서, 다음 4바이트 데이터에 대한 리셋 오퍼레이션은 (시차를 두는 방식으로) 이전 4바이트 데이터 이후 40㎱에서 시작한다. 일실시예에서, 두 연속하는 리셋 오퍼레이션의 시작시간 간의 차이는 본 명세서에서 리셋 시차 주기(reset staggered period)(지속시간)로 지칭된다. 일실시예에서, 리셋 시차 주기는 40㎱이다.
일실시예에서, 셋 오퍼레이션은 셋 파이프라인의 약 410㎱를 사용한다. 예를 들어, DQin(301)로부터의 첫 번째 4바이트 데이터는 리셋 파이프라인(311)에서 시작하며, 이후 리셋 오퍼레이션의 시작시간으로부터 (두 번의 리셋 주기인) 80㎱ 이후에 (셋 파이프라인(321)에서) 셋 오퍼레이션에 이르게 된다. 4바이트 데이터는 (셋 오퍼레이션을 수행할 때) 두 개의 후속 선택 간(subsequent selections)의 중첩을 방지하거나 줄이기 위해서 시차를 두는 방식으로 프로세싱된다. 일실시예에서, 네 개의 셋 파이프라인(예컨대, 셋 파이프라인(312 내지 324))이 사용된다. 각각의 셋 파이프라인은 10㎱ 떨어져 시간차를 두게 된다. 일실시예에서, 두 (연속하는) 셋 오퍼레이션의 시작시간 간의 차이는 본 명세서에서 셋 시차 주기(set staggered period)로 지칭된다. 일실시예에서, 셋 시차 주기는 약 10㎱이다.
일실시예에서, (리셋 파이프라인(312)으로부터의) 두 번째 4바이트 데이터는 셋 파이프라인(331 내지 334)과 함께 프로세싱된다. 유사한 방식으로, 각 파이프라인은 적어도 셋 시차 주기(예컨대, 10㎱) 동안 떨어져 시차를 두게 된다. 일실시예에서, 예컨대 DQin(301)로부터의 40번째 바이트는 셋 파이프라인(340)(40번째 셋 파이프라인)에서 수행되고, 이에 해당하는 셋 지속시간은 첫 번째 4바이트 데이터가 리셋 파이프라인(311)에 도달한 시간으로부터 880㎱에서 끝난다.
셋 시차 주기의 지속시간 및 리셋 시차 주기의 지속시간이 다른 파이프라인에 대해서 증가하거나 감소할 수 있음은 당해 기술분야의 통상의 기술자는 인식할 것이다. 일실시예에서, 값은 프로파일, 동작 시스템, 사용자 구성의 설정(user configuration setting), 샘플링 결과 또는 이들의 결합체와 함께 결정된다.
일실시예에서, 예컨대 모든 리셋 오퍼레이션의 95%가 40㎱인 제1 리셋 주기(예컨대, 주기(350))에서 완료된다. 주기(350)는 두 개의 펄스를 포함한다. 리셋 오퍼레이션의 나머지 5%는 두 개의 추가적인 펄스를 포함하는 제2 리셋 주기(예컨대, 주기(351))에서 완료된다. 일실시예에서, 기록을 완료하기 위해 시차를 둔 리펄스(re-pulse)가 수행된다. 복수의 리셋 펄스는 셋 펄스가 이전의 데이터 상에서 프로세싱되는 동안 현재의 데이터 상에서 프로세싱된다. (약간의 지연시간 영향(latency impact)과 함께 5%의 추가적인 전력에서) 2개 내지 6개의 추가적인 펄스를 사용함으로써, 리셋 오퍼레이션의 완료가 (일반적으로 2개의 펄스를 통해 달성되는) 명목상 95%에서 100%로 증가하게 된다.
일실시예에서, 리셋 및 셋 오퍼레이션을 수행하는 데 있어 병렬처리(parallelism)를 확장함으로써, 더 높은 처리량(throughput)이 (예컨대, 200MT/s/pin 또는 400MT/s/pin에서) 가능하게 된다. 표 1은, 예컨대 일실시예에서 설정의 일례를 나타낸다.
100MT/s 당 병렬처리(바이트) 사이클 시간 코어 공급(고) 코어 공급(저)
판독 1B 10㎱ 0.1㎃ 0.12㎃
리셋 4B 80㎱ 0.44㎃ 1.94㎃
셋 40B 440㎱ 1.02㎃ 8㎃
표 1. 스케일러블 아키텍처
일실시예에서, 스케일러블 메모리 구조는 향상된 전력 소모조건에서 PCM/PCMS 기술과 함께 높은 대역폭 및 높은 기록 대역폭(예컨대, 초당 400MByte)에서의 낮은/고정된 지연시간을 달성하는데 도움이 된다. 이와 같은 아키텍처는 메모리 대역폭을 IO 대역폭 레벨(levels of IO bandwidths)로 조정할 수 있다. 만약 메모리 대역폭(어레이 대역폭)이 인터페이스 대역폭과 같다면, 다이 버퍼(die buffers)는 제거될 수 있다.
일실시예에서, 피크 전력은 시차를 두지 않는 경우(without staggering)의 600㎽와 비교하여 임의의 값(예컨대 100㎽) 내로 제한된다. 이는, 10%의 전력 효율에서 고전압을 생성하는 온다이 차지펌프(on-die charge pump)로부터 일반적으로 전류가 흐르기 때문에 중요하다.
일실시예에서, 제어 로직은, 둘 이상의 셋 파이프라인이 시차를 두는 방식으로 메모리 액세스를 수행하도록 제어하여 메모리 액세스의 오퍼레이션이 다른 시기에 시작하도록 동작할 수 있다. 제어 로직은 적어도 셋 주기, 리셋 주기 및 셋 시차 주기에 기초하여, 사용하도록 활성화된 셋 파이프라인 및 리셋 파이프라인이 어느 것인지를 (얼마나 많은 수인지를) 결정하도록 동작할 수 있다. 일실시예에서, 셋 파이프라인의 수는 셋 시차 주기 및 셋 오퍼레이션을 완료하는 시간(셋 주기)에 부분적으로 기초한다. 셋 시차 주기의 길이는 상변화 메모리 저장 요소의 전력 프로파일 또는 상변화 메모리 저장 요소의 일정하지 않은 전류 소모 프로파일에 부분적으로 기초한다.
일실시예에서, 리셋 파이프라인 로직은 하나 이상의 리셋 파이프라인을 제어한다. 셋 파이프라인 로직은 둘 이상의 셋 파이프라인을 제어하여 셋 오퍼레이션을 수행할 때 피크 전력을 감소시키도록 한다.
일실시예에서, 리셋 파이프라인 로직은 제1 리셋 오퍼레이션 및 후속 리셋 오퍼레이션을 수행하여, 제1 리셋 오퍼레이션이 적어도 리셋 시차 주기 동안 시작된 이후에 후속 리셋 오퍼레이션이 시작하도록 동작할 수 있다. 일실시예에서, 제1 리셋 오퍼레이션은 제1 리셋 주기의 개시 시에 시작하고 후속 리셋 오퍼레이션은 제1 리셋 주기 다음의 다른 리셋 주기의 개시 시에 시작한다. 일실시예에서, 리셋 파이프라인 로직은 후속 리셋 오퍼레이션을 제어하여 이전의 리셋 오퍼레이션의 시작시간을 뒤따르는 리셋 시차 주기(예컨대, 40㎱) 이후에만 시작하도록 한다. 일실시예에서, 리셋 오퍼레이션은 제1 리셋 주기 및 제2 리셋 주기를 포함하는 두 개의 리셋 주기 내에 완료된다. 제2 리셋 주기에서는 기록을 완료하기 위해 리펄스를 수행된다.
일실시예에서, 셋 오퍼레이션의 시작시간은 적어도 셋 시차 주기 동안 서로 떨어져 시차를 두게 된다. 셋 파이프라인 로직은 제1 셋 오퍼레이션 및 후속 셋 오퍼레이션을 수행하도록 동작할 수 있다. 제1 셋 오퍼레이션 및 후속 셋 오퍼레이션에 대한 시작시간의 차이는 셋 시차 주기의 길이가 된다. 일실시예에서, 셋 파이프라인 로직은 셋 오퍼레이션의 시작시간을 조정하여 셋 오퍼레이션을 수행할 때 선택 단계(selection phases) 간의 중첩을 감소시키도록 동작할 수 있다. 셋 파이프라인 로직은 후속 셋 오퍼레이션을 제어하여 이전의 셋 오퍼레이션의 시작시간을 뒤따르는 셋 시차 주기(예컨대, 10㎱) 이후에 시작하도록 한다. 셋 파이프라인 로직은 셋 오퍼레이션을 수행할 때 선택 단계의 중첩을 줄이기 위해서, 각 셋 오퍼레이션의 시작 시기를 스케줄링한다.
도 4는 PCMS 메모리 장치에 기록하는 프로세스의 일실시예이다. 상기 프로세스는 하드웨어(전기 회로망, 전용 로직, 기타 등등), (범용 컴퓨터 시스템 또는 전용 기계 상에서 동작하는 것과 같은) 소프트웨어 또는 이 둘의 결합체를 포함할 수 있는 로직을 프로세싱하여 수행된다. 일실시예에서, 상기 프로세스는 (예컨대, 도 1과 관련하여 제어 로직(121)과 같은) PCMS 메모리 컨트롤러와 함께 수행된다.
도 4를 참조하면, 일실시예에서, 프로세싱 로직은 메모리 요청을 수신함으로써 시작한다. 일실시예에서, 프로세싱 로직은 기록/프로그래밍될 몇 바이트를 수신한다(프로세스 블록(401)).
일실시예에서, 기록 오퍼레이션 (또는 저장 요소를 프로그래밍하는 오퍼레이션)은 셋 오퍼레이션이 뒤따르는 리셋 오퍼레이션을 포함한다. 프로세싱 로직은 리셋 오퍼레이션을 시차를 둔 방식으로 수행하도록 하나 이상의 리셋 파이프라인을 제어한다(프로세스 블록(402)). 예를 들어, 각 리셋 오퍼레이션은 적어도 본 명세서에서 리셋 시차 주기라고 지칭되는 기간 동안 서로 시차를 두게 된다. 일실시예에서, 리셋 시차 주기는 40㎱이다.
일실시예에서, 프로세싱 로직은 셋 오퍼레이션을 시차를 둔 방식으로 수행(스케줄링)하도록 둘 이상의 셋 파이프라인을 제어한다(프로세스 블록(403)). 예를 들어, 셋 오퍼레이션의 시작시간은 적어도 본 명세서에서 셋 시차 주기라고 지칭되는 기간 동안 다른 셋 오퍼레이션의 시작시간과 시차를 두게 된다. 일실시예에서, 셋 시차 주기는 10㎱이다.
본 발명의 실시예는 다양한 전자 장치 및 로직 회로에서 구현될 수 있다. 또한, 본 발명의 실시예를 포함하는 장치 및 회로는 다양한 컴퓨터 시스템 내에 포함될 수 있다. 본 발명의 실시예는 다른 컴퓨터 시스템 토폴로지(topologies) 및 아키텍처에 또한 포함될 수 있다.
예를 들어, 도 5는 본 발명의 일실시예와 관련한 컴퓨터 시스템을 도시하고 있다. 프로세서(705)는 레벨 1(L1) 캐시 메모리(706), 레벨 2(L2) 캐시 메모리(710) 및 메인 메모리(715)로부터의 데이터에 액세스한다. 본 발명의 다른 실시예에서, 캐시 메모리(706)는 컴퓨터 시스템 메모리 계층 내의 L2 캐시와 같은 다른 메모리와 함께 L1 캐시를 포함하는 멀티레벨 캐시 메모리가 될 수 있으며, 캐시 메모리(710)은 L3 캐시 또는 그 이상의 멀티레벨 캐시와 같은 그 다음의 낮은 레벨의 캐시 메모리가 된다. 또한, 다른 실시예에서, 상기 컴퓨터 시스템은 한 개보다 많은 프로세서 코어용 공유 캐시와 같은 캐시 메모리(710)를 가질 수 있다.
프로세서(705)는 임의의 수의 프로세싱 코어를 가질 수 있다. 그러나 본 발명의 다른 실시예는 상기 시스템 내의 다른 장치 내에서 구현될 수 있거나, 하드웨어, 소프트웨어 또는 이들의 일부 조합체의 시스템을 통해 분산될 수 있다.
메인 메모리(715)는, 동적 랜덤 액세스 메모리(DRAM), 하드 디스크 드라이브(HDD; 720), NVRAM 기술에 기초한 솔리드 스테이트 디스크(solid state disk; 725), PCM 메모리 또는 다양한 저장 장치 및 기술을 포함하는 네트워크 인터페이스(730) 또는 무선 인터페이스(740)를 통해 상기 컴퓨터 시스템으로부터 원격으로 위치한 메모리 소스와 같은 다양한 메모리 소스에서 구현될 수 있다. 캐시 메모리는 프로세서 내에 위치하거나 또는 프로세서의 로컬 버스(707)와 같이 프로세서에 아주 가까이 위치할 수 있다. 또한, 캐시 메모리는 6-트랜지스터 셀(six-transistor(6T) cell) 또는 대략 같거나 더 빠른 액세스 속도의 다른 메모리 셀과 같이 상대적으로 빠른 메모리 셀을 포함할 수 있다.
그러나 본 발명의 다른 실시예는 도 5의 시스템 내의 다른 회로, 로직 유닛 또는 장치에 존재할 수 있다. 또한, 본 발명의 다른 실시예는 도 5에 도시된 몇몇 회로, 로직 유닛 또는 장치를 통해 분산될 수 있다.
유사하게, 적어도 하나의 실시예는 점대점 컴퓨터 시스템 내에서 구현될 수 있다. 예를 들어, 도 6은 점대점 구성(point-to-point(PtP) configuration)으로 배열된 컴퓨터 시스템을 도시하고 있다. 특히, 도 6은 프로세서, 메모리 및 입/출력 장치가 다수의 점대점 인터페이스에 의해 상호접속된 시스템을 도시하고 있다.
도 6의 시스템은 몇 개의 프로세서를 또한 포함할 수 있는데, 명확성을 위해 단지 두 개의 프로세서(870 및 880)만이 도시되어 있다. 프로세서(870 및 880)는 메모리(850 및 851)와 접속하기 위해서 로컬 메모리 컨트롤러 허브(memory controller hub: MCH)(811 및 821)를 각각 포함할 수 있다. 프로세서(870 및 880)는 PtP 인터페이스 회로(812 및 822)를 사용하는 점대점(PtP) 인터페이스(853)를 통해 데이터를 교환할 수 있다. 프로세서(870 및 880)는 점대점 인터페이스 회로(813, 823, 860 및 861)를 사용하는 개별적인 PtP 인터페이스(830 및 831)를 통해 데이터를 칩셋(890)과 각각 교환할 수 있다. 칩셋(890)은 고성능 그래픽 인터페이스(862)를 통해 고성능 그래픽 회로(852)와 데이터를 또한 교환할 수 있다. 본 발명의 실시예는 도 6의 컴퓨터 버스(834 또는 835)와, 칩셋(890) 내에서, 데이터 저장소(875) 내에서 또는 메모리(850) 내에서 연결될 수 있다.
그러나 본 발명의 다른 실시예는 도 6의 시스템 내의 다른 회로, 로직 유닛 또는 장치에 존재할 수 있다. 또한, 본 발명의 다른 실시예는 도 6에 도시된 다른 회로, 로직 유닛 또는 장치를 통해 분산될 수 있다.
본 발명은 설명된 실시예에 제한되지 않으며, 첨부된 청구항의 사상 및 범위 내에서 수정 및 변경에 의해 실시될 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로("IC") 칩에 사용하도록 적용됨을 인식해야만 한다. 이러한 IC 칩의 예로는 프로세서, 컨트롤러, 칩셋 컴포넌트, 프로그램 가능 로직 어레이(programmable logic array: PLA), 메모리 칩, 네트워크 칩 또는 그밖에 유사한 것을 포함하나 이에 한정되지는 않는다. 또한, 비록 본 발명의 실시예가 동일하게 국한되지는 않을지라도, 대표적인 크기/모델/값/범위가 부여될 수 있음을 인식해야만 한다. (예컨대, 포토리소그래피(photolithography)와 같은) 생산 기술이 시간이 지나면서 성숙해짐에 따라, 더 작은 크기의 장치를 생산할 수 있을 것으로 기대된다.
본 발명의 실시예의 많은 변경 및 수정이 앞선 설명을 읽은 후 당해 기술분야의 통상의 기술자에게 명백해질 것이므로, 예로써 도시되고 설명된 임의의 특정 실시예는 결코 제한적으로 고려될 것이 아님을 이해할 것이다. 따라서, 다양한 실시예의 세부사항에 대한 참조는 본 발명에 필수적인 것으로 간주되는 특징만을 본래 인용하는 청구항의 범위를 제한하려는 것이 아니다.

Claims (21)

  1. 복수의 상변화 메모리(phase change memory) 저장 요소를 포함하는 상변화 메모리 장치; 및
    둘 이상의 셋 파이프라인(set pipelines)을 제어하여 시차를 두는 방식으로(in a staggered manner) 메모리 액세스를 수행하도록 하여 상기 메모리 액세스의 셋 오퍼레이션이 서로 다른 시간에 시작하도록 하는 제어 로직
    을 포함하고,
    상기 제어 로직은,
    하나 이상의 리셋 파이프라인을 제어하기 위한 리셋 파이프라인 로직 - 상기 리셋 파이프라인 로직은 리셋 시차 주기(reset staggered period)가 리셋 오퍼레이션들 사이를 지나가게 함 -; 및
    상기 둘 이상의 셋 파이프라인을 제어하여 상기 셋 오퍼레이션을 수행할 때 피크 전력을 감소시키도록 하는, 상기 리셋 파이프라인 로직과는 다른 셋 파이프라인 로직 - 상기 셋 파이프라인 로직은 셋 시차 주기(set staggered period)가 셋 오퍼레이션들 사이를 지나가게 함 -
    을 포함하고, 상기 제어 로직은 적어도 셋 주기, 리셋 주기 및 셋 시차 주기에 기초하여, 사용 중인 셋 파이프라인 및 리셋 파이프라인이 어느 것이고 얼마나 많은 지를 결정하도록 동작할 수 있고, 상기 리셋 시차 주기는 상기 셋 시차 주기보다 작고, 리셋 주기 동안 프로세싱되는 데이터의 양은 셋 주기 동안 프로세싱되는 데이터의 양보다 큰 장치.
  2. 제1항에 있어서,
    상기 메모리 액세스는 기록 오퍼레이션(write operations)이며, 상기 셋 오퍼레이션의 시작시간이 셋 시차 주기 동안 적어도 서로 떨어져 시차를 두도록 하는, 장치.
  3. 제1항에 있어서,
    상변화 메모리 저장 요소는 직렬 연결된(series-coupled) 오보닉 임계치 스위치(ovonic threshold switch) 및 칼코게나이드 메모리 요소(chalcogenide memory element)를 포함하는, 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 리셋 파이프라인 로직은 제1 리셋 오퍼레이션 및 제2 리셋 오퍼레이션을 수행하도록 동작할 수 있으며, 상기 제1 리셋 오퍼레이션이 적어도 리셋 시차 주기 동안 시작한 이후에 상기 제2 리셋 오퍼레이션이 시작하는, 장치.
  6. 제5항에 있어서,
    상기 제1 리셋 오퍼레이션은 기록 완료를 위한 리펄스(re-pulse)를 수행하기 위한 제2 리셋 주기를 포함하는 두 번의 리셋 주기 내에 완료되는, 장치.
  7. 제1항에 있어서,
    상기 리셋 파이프라인 로직은 제1 리셋 오퍼레이션 및 제2 리셋 오퍼레이션을 수행하도록 동작할 수 있고, 상기 제1 리셋 오퍼레이션은 제1 리셋 주기의 개시 시에 시작하고 상기 제2 리셋 오퍼레이션은 상기 제1 리셋 주기를 뒤따르는 제2 리셋 주기의 개시 시에 시작하며, 상기 제1 리셋 주기는 길이가 40㎱ 이하인, 장치.
  8. 제1항에 있어서,
    상기 셋 파이프라인 로직은 제1 셋 오퍼레이션 및 제2 셋 오퍼레이션을 수행하도록 동작할 수 있고, 상기 제1 셋 오퍼레이션 및 상기 제2 셋 오퍼레이션에 대한 시작시간의 차이가 셋 시차 주기의 길이인, 장치.
  9. 제8항에 있어서,
    상기 셋 파이프라인의 수는 40개고, 상기 제1 셋 오퍼레이션은 410㎱의 셋 주기 내에 수행되며, 상기 셋 시차 주기는 10㎱ 이하인, 장치.
  10. 제8항에 있어서,
    상기 셋 파이프라인의 수는 상기 셋 시차 주기 및 셋 오퍼레이션을 완료하는 시간에 적어도 부분적으로 기초하는, 장치.
  11. 제8항에 있어서,
    상기 셋 시차 주기의 길이는 상기 상변화 메모리 저장 요소의 전력 프로파일 또는 상기 상변화 메모리 저장 요소의 일정하지 않은 전류 소모 프로파일에 적어도 부분적으로 기초하는, 장치.
  12. 제1항에 있어서,
    상기 셋 파이프라인 로직은 상기 셋 오퍼레이션의 시작시간을 조정하여 상기 셋 오퍼레이션을 수행할 때 선택 단계(selection phases) 간의 중첩을 감소시키도록 동작할 수 있는, 장치.
  13. 제1항에 있어서,
    상기 제어 로직은 적어도 셋 주기, 리셋 주기 및 셋 시차 주기에 기초하여, 어느 셋 파이프라인 및 어느 리셋 파이프라인이 활성화되는지를 결정하도록 동작할 수 있는, 장치.
  14. 상변화 메모리 장치로의 기록 요청을 수신하는 단계; 및
    셋 오퍼레이션이 서로 다른 시간에서 시작하도록 메모리 기록을 시차를 두는 방식으로 수행하는 단계 - 상기 셋 오퍼레이션의 시작시간은 적어도 셋 시차 주기 동안 서로 떨어져 시차를 둠 -
    를 포함하고,
    상기 메모리 기록을 수행하는 단계는,
    리셋 파이프라인 로직을 이용하여 하나 이상의 리셋 파이프라인을 제어하는 단계 - 상기 리셋 파이프라인 로직은 리셋 시차 주기가 리셋 오퍼레이션들 사이를 지나가게 함 -; 및
    상기 리셋 파이프라인 로직과는 다른 셋 파이프라인 로직을 이용하여 상기 셋 오퍼레이션을 수행할 때 피크 전력을 감소시키도록 둘 이상의 셋 파이프라인을 제어하는 단계 - 상기 셋 파이프라인 로직은 셋 시차 주기가 셋 오퍼레이션들 사이를 지나가게 함 -
    를 포함하고, 제어 로직은 적어도 셋 주기, 리셋 주기 및 셋 시차 주기에 기초하여, 사용 중인 셋 파이프라인 및 리셋 파이프라인이 어느 것이고 얼마나 많은 지를 결정하도록 동작할 수 있고, 상기 리셋 시차 주기는 상기 셋 시차 주기보다 작고, 리셋 주기 동안 프로세싱되는 데이터의 양은 셋 주기 동안 프로세싱되는 데이터의 양보다 큰 방법.
  15. 제14항에 있어서,
    제1 리셋 오퍼레이션 및 제2 리셋 오퍼레이션을 수행하는 단계; 및
    상기 제1 리셋 오퍼레이션의 시작시간을 뒤따르는 리셋 시차 주기 이후에 상기 제2 리셋 오퍼레이션이 시작하도록 제어하는 단계
    를 더 포함하는 방법.
  16. 제14항에 있어서,
    제1 리셋 오퍼레이션 및 제2 리셋 오퍼레이션을 수행하는 단계를 더 포함하며, 상기 제1 리셋 오퍼레이션은 제1 리셋 주기의 개시 시에 시작하고 상기 제2 리셋 오퍼레이션은 상기 제1 리셋 주기를 뒤따르는 제2 리셋 주기의 개시 시에 시작하는, 방법.
  17. 제14항에 있어서,
    적어도 제1 셋 오퍼레이션 및 제2 셋 오퍼레이션을 수행하는 단계; 및
    상기 제1 셋 오퍼레이션의 시작시간을 뒤따르는 상기 셋 시차 주기 이후에 상기 제2 셋 오퍼레이션이 시작하도록 제어하는 단계
    를 더 포함하는 방법.
  18. 제14항에 있어서,
    상기 셋 오퍼레이션을 수행할 때 선택 단계 간의 중첩을 감소시키기 위해서 상기 셋 오퍼레이션의 각각의 시작을 스케줄링하는 단계
    를 더 포함하는 방법.
  19. 프로세싱 코어;
    상변화 메모리 장치; 및
    상기 상변화 메모리 장치에 연결되어, 둘 이상의 셋 파이프라인을 제어하여 시차를 두는 방식으로 메모리 액세스를 수행하도록 하여, 상기 메모리 액세스의 셋 오퍼레이션이 서로 다른 시간에 시작하도록 하는 제어 로직
    을 포함하고,
    상기 제어 로직은,
    하나 이상의 리셋 파이프라인을 제어하기 위한 리셋 파이프라인 로직 - 상기 리셋 파이프라인 로직은 리셋 시차 주기가 리셋 오퍼레이션들 사이를 지나가게 함 -; 및
    상기 둘 이상의 셋 파이프라인을 제어하여 상기 셋 오퍼레이션을 수행할 때 피크 전력을 감소시키도록 하는, 상기 리셋 파이프라인 로직과는 다른 셋 파이프라인 로직 - 상기 셋 파이프라인 로직은 셋 시차 주기가 셋 오퍼레이션들 사이를 지나가게 함 -
    을 포함하고, 상기 제어 로직은 적어도 셋 주기, 리셋 주기 및 셋 시차 주기에 기초하여, 사용 중인 셋 파이프라인 및 리셋 파이프라인이 어느 것이고 얼마나 많은 지를 결정하도록 동작할 수 있고, 상기 리셋 시차 주기는 상기 셋 시차 주기보다 작고, 리셋 주기 동안 프로세싱되는 데이터의 양은 셋 주기 동안 프로세싱되는 데이터의 양보다 큰 시스템.
  20. 제19항에 있어서,
    상기 제어 로직은 제1 리셋 오퍼레이션 및 제2 리셋 오퍼레이션을 수행하도록 동작할 수 있는 리셋 파이프라인 로직을 포함하며, 상기 제1 리셋 오퍼레이션이 적어도 리셋 시차 주기 동안 시작한 이후에 상기 제2 리셋 오퍼레이션이 시작하는, 시스템.
  21. 제19항에 있어서,
    상기 제어 로직은 적어도 제1 셋 오퍼레이션 및 제2 셋 오퍼레이션을 수행하도록 동작할 수 있는 셋 파이프라인 로직을 포함하고, 상기 제1 셋 오퍼레이션 및 상기 제2 셋 오퍼레이션의 시작시간 간의 차이는 적어도 셋 시차 주기의 길이인, 시스템.
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