JPS615493A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、記憶装置技術さらには半導体記憶装置に適
用して特に有効な技術に関するもので、たとえば、ＥＣ
Ｌ　（エミッタ・カップルド・ロジック）−ＰＡＭ　（
ランダムアクセス・メモリ）などの高速記憶装置に利用
して有効な技術に関するものである。

〔背景技術〕

例えば、高速記憶装置と１して使用されているＥＣＬ−
ＲＡＭ　（日経エレクトロニクス１９８３年３月２８日
ｎｏ、３１３，１９７頁）は、第１図に示すように、入
力回路１０、記憶部２０、出力回路３０などにより構成
される。入力回路１０には、入力バッファ、アドレスバ
ッファおよびアドレスレコーダなどが含まれている。記
憶部２０には、バイポーラトランジスタからなる記憶セ
ルがマトリックス状に配列され、アドレス入力Ａｔデー
タによって指定される記憶番地の記憶セルがワード線お
よびデータ線を介してアクセスされるようになっている
。出力回路３０には、読出回路およびバッファ回路など
が含まれ、ここから続出データ出力Ｄｏが出力される。

これにより、アドレス入力Ａｉによって指定される記憶
番地の記憶データが読出されて出力されるＲＡＭ　１０
０が構成されている。

なお、図示を省略するが、上記ＲＡＭ　１００はもちろ
んデータの書込機能も有する。

第２図は上記ＥＣＬ−ＲＡＭ１００の読出アクセス時の
動作例をタイミングチャートにより示す。

同図において、アドレス入力Ａ＋データが、各アクセス
周期Ｔａａごとに順次切換わって、例えばＡ　＋　１　
、　Ａ　ｉ　２・・・のように変化すると、これに伴っ
て読出データ出力Ｄｏも上記アドレスＡ　ｔ　１　、　
Ａｌ１・・・に対応してＤｏｌ、Ｄｏ２・・・のように
順次変化する。ここで、続出データＤｏｌはアドレスＡ
　ｉ　１に、Ｄｏ２はＡ　ｉ　２にそれぞれ対応する。

例えば、アドレスＡ　＋　１がＡ　ｉ　２に変化すると
、このアドレス変化時から一定の遅れ時間Ｔ　ａ　ｍ　
ｉ　ｎ後にデータ出力Ｄｏの状態が変化を開始する。そ
して、上記アドレス変化時からＴａｍａｘ後にデータ出
力Ｄｏの状態が確定して、次のアドレスＡ　ｉ　２に対
応する続出データＤｏ２が出力されるようになる。

この場合、アドレス人力Ａｉが変化してデータ出力Ｄｏ
の状態が変化を開始するまでの時間Ｔａｍ１ｎから、デ
ータＤＯの状態の確定して有効な続出データが出力され
るようになる時間丁ａｍａＸまでの期間ｔ１の間にてデ
ータ出力ＤＯに現われるデータは、不確定なデータであ
って無効とされる。

この出力データが無効となる期間ｔ１は、例えばＲＡＭ
　Ｉ　ＯＯの内部における動作速度のバラツキあるいは
切換ノイズなどによって生じる。従って、例えばマイク
ロ・コンピュータシステムなどにおいて上記ＲＡＭ　１
００からデ ータを読込む際には、そのデータ無効期間ｔ１以外の期
間すなわちデータ有効期間ｔ２の間にデータを取込まな
ければならない。

しかしながら、例えばマイクロ・コンピュータシステム
のマシンサイクルの高速化などに伴って、上記ＲＡＭ１
００のアクセスサイクルＴａｃが短縮されていくと、上
記データ有効期間ｔ２が短くって外部からの記、憶デー
タの読出しが困難になってくる、という問題点が生じる
ということが本発°明、者らによって明らかとされた。

つまりデータの読取時間余裕がなくなり、このことが例
えばマイクロ・コンピュータシステムなどの動作速度の
向上を制限する大きな阻害要因となることが判明した。

〔発明の目的〕

この発明の目的は、高速アクセスされる記憶装置におけ
るデータ出力の有゛効期間を相対的に長くすることによ
り、例えばマイクロ・コンピュータシステムなどの動作
速度を余裕をもって向上させられるようにした記憶装置
技術を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、続出データを一時的に保持するラッチ回路を
設けるとともに、このラッチ回路によるデータ保持期間
を上記読出データの無効期間に重ねるようにすることに
より、高速アクセスされる記憶装置におけるデータ出力
の有効期間を相対的に長くし、これにより例えばマイク
ロ・コンピュータシステムなどの動作速度を余裕をもっ
て向上させられるようにする、という目的を達成するも
のである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第３図はこの発明による記憶装置の一実施例を示す。

同図に示す記憶装置は高速型ＥＣＬ−ＲＡＭ１００であ
って、入力回路１０、記憶部２０、出力回路３０などに
より構成される。入力回路１０には、入カバソファ、ア
ドレスバッファおよびアドレスデコーダなどが含まれて
いる。記憶部２０には、バイポーラトランジスタからな
る記憶セルがマトリックス状に配列され、アドレス入力
Ａｉデータによって指定される記憶番地の記憶セルがワ
ード線およびデータ線を介してアクセスされるようにな
っている。出力回路３０には、続出回路３２およびバッ
ファ回路３６などが含まれ、ここから読出データ出力Ｄ
ｏが出力される。これにより、アドレス人力Ａｉデータ
によって指定される記憶番地の記憶データが読出される
ようになっている。

なお、図示を省略するが、上記ＲＡＭ］、ＯＯはもちろ
んデータの書込機能も有する。

ここで、上記ＲＡＭ１．ＯＯにおいては、上記出力回路
３０内にラッチ回路３４が設けられている。

このラッチ回路３４は、読出回路３２からの読出データ
Ｄｒを一時的に保持して出力する。このラッチ回路３４
の保持出力は、出力バッフ７３６によりデータ出力Ｄｏ
として出力される。

さらに、上記アドレス人力Ａｉデータの切換わりを検出
するアドレス変化検出手段４０と、このアドレス変化検
出手段４０の検出信号φ０を遅延させる遅延回路５０．
５２とが設けられている。

そして、上記ランチ回路３４の動作制御が、上記遅延回
路５２によって遅延されたアドレス変化検出信号φ２に
よって行なわれるように構成されているとともに、上記
ラッチ回路３４によるデータ保持期間ｔｒが読出データ
の無効期間ｔｉと少なくとも部分的に重なるように、上
記遅延回路５２による遅延時間τ２が設定されている。

ここで、上記ラッチ回路３４は、その動作時以外のとき
には、その入力側から出力側へ信号を直接通過させるよ
うに構成されている。

また、上記遅延回路５０．５２は例えばインバ［１ −タを複数段直列に接続することによって構成す　　　
　　　することができる。

さらに、上記アドレス変化検出手段４０は、第４図にそ
の一実施例を示すように、アドレス入力Ａｉデータのい
ずれか１つのビットにおける論理状態の変化を検出する
ように構成されている。ここでは、各ビットごとに設け
られたエツジ検出回路４２；４２・・・と、これらの検
出回路４２，４２・・・からの出力の論理和をとるＯＲ
ゲート４４とによって構成されている。同図に示す回路
では、アドレス内のいずれか１本のラインにおける論理
状態が変化しても、その変化に同期した検出信号φ０が
出力されるようになっている。

第５図は上述した実施例のＥＣＬ−ＲＡＭ１００の読出
アクセス時の動作例をタイミングチャートにより示す。

同図において、先ず、アドレス入力Ａｉデータが、各ア
クセス同期Ｔａｃごとに順次切換わって、例えばＡ　ｉ
　］　、　Ａ　ｉ　２・・・のように変化すると、これ
に伴って読出回路３２からの読出データＤｒも上記アド
レスＡ　ｉ　１　、　Ａ　ｉ　２・・・に対応してＤｒ
　１゜Ｄｒ２・・・のように順次変化する。ここで、続
出データＩｊｒｌはアドレスＡｉｌに、Ｄ　ｒ　２はＡ
ｉ２にそれぞれに対応する。さらに、読出データＤｏｌ
に、Ｄｒ２がＤｏ２にそれぞれ対応するようになってい
る。

例えば、アドレスＡｉｌがＡ　ｉ　２に変化すると、こ
のアドレス変化時から一定の遅れ時間Ｔａｍ１ｎ後に続
出回路３２の出力状態が変化を開始する。

そして、上記アドレス変化時からＴａｍａｘ後に続出回
路３２の出力状態が確定して、次のアドレスＡ　ｉ　２
に対応する続出データＤｒ２が出力されるようになる。

この場合、アドレス入力Ａｉデータが変化してデータ出
力ＤＯの状態が変化を開始するまでの時間Ｔａｍ１ｎか
ら、データＤｏの状態が確定して有効な続出データが出
力されるようになる時間Ｔａｍａｘまでの時間ｔ１の間
にて上記続出回路３２の出力に現われるデータは、不確
定なデータであって無効とされる。この続出データが無
効となる期間ｔ１は、前述したように１例えばＲＡＭ　
１００の内部における動作速度のバラツキあるいは切換
ノイズなどによって生じる。

ところが、上述した実施例のＲＡＭ　１００においては
、上記アドレス入力Ａｔデータが例えばＡ　ｉ　１から
Ａｆ２に変化すると、この変化の時点にて上記アドレス
変化検出信号φ０が発せられる。

この信号φ０は２つの遅延回路５０．５２によってそれ
ぞれ所定の遅延時間τ１．τ２だけ遅延させられた後、
上記ラッチ回路３４にそのラッチ動作タイミング制御信
号（φ１．φ２）として与えられる。

この場合、第１の遅延回路５０によって遅延された速い
方の信号φ１は、上記ラッチ回路３４にラッチ動作を開
始させる。つまり該ラッチ回路３４に読出回路３２の読
出データを保持させる。

また、第２の遅延回路５２によって遅延された遅い方の
信号φ２は、上記ラッチ回路３４のラッチ動作を解除さ
せて、読出回路３２からの読出データをそのまま出力バ
ッファ３６へ通過させる。っ・まり、続出回路３２の出
力が直接外部へ出力されるようになる。

このとき、上記第２の遅延回路５−２による遅延時間τ
２は、上記ラッチ回路３４の動作解除タイミングが上記
無効時間ｔ１の終りに近い頃になるように予め設定され
る。これにより、上記続出回路３２からのデータが不確
定で無効となる期間ｔ１では、該期間ｔ１の直前におけ
る確定データがそのまま時間延長されて出力されるよう
になる。

この結果、最終的なデータ出力ＤＯの状態は、上記ラッ
チ回路３４による保持期間ｔｒに相当する分だけ短縮さ
れたデータ無効期間ｔｌｏと、その短縮分に相当する分
だけ延長されたデータ有効ｔ２０とが交互に現われるよ
うになる。つまり、データ出力Ｄｏの無効期間ｔ１と有
効期間ｔ２が上記遅延時間で２によって任意に調節でき
るようになる。従って、記憶データの続出時間余裕が拡
大され、これにより例えばマイクロ・コンピュータシス
テムなどの動作速度を余裕をもって向上させることがで
きるようになる。

〔効果〕

（１）アドレス入力データの切換わりを検出するアドレ
ス変化検出手段と、指定記憶番地から続出されたデータ
を一時的に保持するラッチ回路と、上記アドレス変化検
出手段の検出信号を遅延させる遅延手段とを有し、さら
に、上記ラッチ回路の動作制御を、上記遅延手段によっ
て遅延さ九たアドレス変化検出信号によって行なわせる
ようにするとともに、上記ラッチ回路によるデータ保持
期間が続出データの無効期間と少なくとも部分的に重な
るように、上記遅延手段による遅延時間を設定したこと
により、高速アクセスされる記憶装置におけるデータ出
力の有効期間を相対的に長くすることができ、これによ
り、例えばマイクロ・コンピュータシステムなどの動作
速度を余裕をもって向」ニさせることができるよう°に
なる、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記ラッチ
回路３４と上記遅延回路５２とを一体に構成してもよい
。つまり、アドレス入力Ａｔデータが変化してから一定
時間だけデータを保持して出力し、一定時間後に非動作
状態に自動復帰するような回路であってもよい。

〔利用分野〕

以上の説明では主として本発明によってなされた発明を
その背景となった利用分野であるＥＣＬ−ＲＡＭ技術に
適用した場合について説明したが、それに限定されるも
めではなく、例えば、Ｃ−ＭＯＳ型ＲＡＭあるいはＲＯ
Ｍなどにも適用できる。少なくとも読出アクセスサイク
ル中のデータ出力に無効期間が生ずる条件のものには適
用できる。

【図面の簡単な説明】

第１図は従来の記憶装置の構成を示すブロック図、 第２図は第１図に示した記憶装置の動作例を示すタイミ
ングチャート、 第３図はこの発明による記憶装置の一実施例を示すブロ
ック図、 第４図は第３図の部分例を示す回路図、第５図は第３図
に示した記憶装置の動作例を示すタイミングチャートで
ある。 １０・・・入力回路、２０・・・記憶部、３０・・・出
力回路、１００・・・記憶装置（ＲＡＭ）、３２・・・
記憶データ続出回路、３４・・・ラッチ回路、３６・・
・出カバソファ、４０・・・アドレス変化検出回路、４
２・・・エツジ検出回路、４４・・・ＯＲゲート、５０
．５２・・・遅延手段（遅延回路）　、　Ａ　ｉ・・・
アドレス入力、Ｄｏ・・・データ出力、Ｔａｃ・・・ア
クセスサイクル、ｔｌ、ｔｌｏ・・・無効期間、ｔ２．
ｔ２Ｑ・・・有効期間、ｔｒ・・・データ保持期間、φ
０・・・アドレス変化検出信号１．τ１．τ２・・・遅
延時間、ｔｒ・・・読出データ保持期間。 第　　２　　図 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、アドレス入力によって指定される記憶番地の記憶デ
   ータを読出して出力する記憶装置であって、上記アドレ
   ス入力データの切換わりを検出するアドレス変化検出手
   段と、指定記憶番地から読出されたデータを一時的に保
   持して出力するラッチ回路と、上記アドレス変化検出手
   段の検出信号を遅延させる遅延手段とを有し、さらに、
   上記ラッチ回路の動作制御を、上記遅延手段によって遅
   延されたアドレス変化検出信号によって行なわせるよう
   にするとともに、上記ラッチ回路によるデータ保持期間
   が読出データの無効期間と少なくとも部分的に重なるよ
   うに、上記遅延手段による遅延時間を設定したことを特
   徴とする記憶装置。 ２、上記アドレス入力データの切換わりを検出するアド
   レス変化検出手段は、該アドレス入力データのいずれか
   １つのビットにおける論理状態の変化を検出するように
   構成されていることを特徴とする特許請求の範囲第１項
   記載の論理回路。