KR20010027123A - 동작 전류 소모가 감소된 고속 메모리장치 - Google Patents

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Abstract

불필요한 독출 클럭신호의 토글링이나, 독출클럭 지연신호의 더미 싸이클에 의한 전류 소모가 감소된 고속 메모리 장치에 관해 기재한다. 상기 고속 메모리 장치는, 동작 모드에 따라서 각기 다른 클럭신호를 사용하고, 특정 동작 모드에서는 그에 해당하는 패킷의 디코딩에 의해 인에이블되는 메모리 장치로서. 데이터 독출시 기준이되는 독출 클럭신호를 인에이블시키는 독출 클럭 인에이블신호 발생기를 구비한다. 상기 독출 클럭 인에이블신호 발생기는, 독출 패킷 디코딩 후 인에이블되는 독출 마스터신호와, 상기 독출 마스터신호에 응답하여 인에이블되고 독출된 데이터를 출력하는 동안 활성하는 독출 허용신호를 수신하여, 상기 독출 클럭 인에이블신호를 발생하는 2-입력 낸드 게이트로 구성된다.

Description

동작 전류 소모가 감소된 고속 메모리 장치{High speed memory device having reduced operation current consumption}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 불필요한 독출 클럭신호의 토글링(tggling)이나, 독출클럭 지연신호의 더미 싸이클에 의한 전류 소모가 감소된 고속 메모리 장치에 관한 것이다.
외부 시스템이 고속화됨에 따라 최근에는, 일반적인 디램(DRAM;Dynamic Random Access Memory) 반도체 장치보다 신호 처리 속도가 훨씬 빠른 램버스 디램(RAMBUS DRAM) 과 같은 고속 메모리 장치가 등장하게 되었다. 이 램버스 디램 반도체 장치는 일반적인 디램과는 달리, 시스템 콘트롤러에서 보내는 패킷(packet)을 수신하여 슬레이브(slave)에서 디코딩하는 스탠더드 로직부(standard logic part)와, 데이터의 입출력을 담당하는 입출력부, 외부로부터 입력되는 데이터를 저장하는 메모리부, 및 외부 클럭을 수신하여 램버스 디램 내부 회로 동작에 필요한 내부클럭신호를 발생하는 지연동기루프(DLL;Delayed Locked Loop) 등으로 구성된다.
일반적으로, 시스템을 구성하는 하나의 콘트롤러에는, 상기와 같이 구성된 복수개의 램버스 디램 반도체 장치가 구비된다. 그리고, 각각의 램버스 디램 반도체 장치에는 고유 ID가 할당되며, 콘트롤러에서 보내지는 ID 특히, 자신의 ID와 일치하는 ID에 응답하여 개별적으로 동작하게 된다.
도 1은 콘트롤러에서 보내지는 독출 패킷에 의해 램버스 디램에서 발생되는 주요 신호들을 보여주는 타이밍도이고, 도 2는 종래 사용되는 독출 클럭 인에이블신호(tclk_en) 발생 회로도이다.
도 1을 참조하면, 시스템 컨트롤러에서 보내진 독출 패킷을 디코딩한 결과 자신의 ID와 일치하는 램버스 디램 반도체 장치는, 기준클력신호(rclk)에 동기되는 독출 확인신호(idhit_cas_b)와 칼럼패킷 확인신호(idhit_cas_other_b)를 발생한다. 상기 독출 확인신호(idhit_cas_b)에 응답하여 상기 기준클럭신호(rclk)의 한 클럭 싸이클 동안 독출 마스터신호(read_op_b)가 로우 레벨로 활성한다. 그리고, 상기 독출 마스터신호(read_op_b)의 활성에 응답하여, 독출 허용신호(ten_in1_b) 및 독출 인에이블신호(qrclk)가 인에이블된다.
한편, 램버스 디램에는 동작 모드에 따라 여러 가지 내부 클럭신호들이 사용되는데, 이들은 언급된 바와 같이, 지연동기루프에 의해 발생된다. 예를 들어, 스탠바이 모드에서는 클럭신호(mclk)만 발생되고, 독출 패킷이 수신되면 기준클럭신호(rclk) 및 독출 클럭신호(tclk)가 인에이블된다.
램버스 디램에 있어서 독출 데이터는 상기 독출 클럭신호(tclk)에 동기되어 외부로 출력되며, 상기 독출 클럭신호(tclk)는 독출 클럭 인에이블신호(tclk_en)가 하이 레벨로 활성하는 동안 발생된다.
즉, 도 1에 도시된 바와 같이, 독출 클럭 인에이블신호(tclk_en)는 칼럼패킷 확인신호(idhit_cas_other_b)에 응답하여 활성하며, 상기 독출 클럭 인에이블신호(tclk_en)에 응답하여 독출 클럭신호(tclk)가 인에이블된다.
그런데, 종래의 기술에 의하면, 상기 독출 클럭 인에이블신호(tclk_en)는 독출 확인신호(idhit_cas_b), 칼럼패킷 확인신호(idhit_cas_other_b), 칼럼패킷신호(ten_in2_b), 및 독출허용신호(ten_in1_b) 중 어느 하나에 응답하여 활성한다. 즉 도 2에 도시된 독출 클럭 인에이블신호 발생기(10)를 참조하면, 상기 4개의 신호 중 어느 하나라도 로우 레벨로 활성화되면, 상기 독출 클럭 인에이블신호(tclk_en)가 활성하게 된다.
그리고, 상기 독출 클럭 인에이블신호(tclk_en)의 활성에 응답하여, 독출클럭 지연신호(quadtclk)도 함께 인에이블된다. 여기서, 상기 독출클럭 지연신호(quadtclk)는 독출 클럭신호(tclk)보다 위상이 90°앞선 신호로서, 독출 동작시 기준클럭신호(rclk) 영역에서 독출 클럭신호(tclk) 영역으로 클럭 영역이 옮겨질 때 사용되는 신호이다.
램버스 디램 반도체 장치는, 상기 독출 인에이블신호(qrclk)가 하이 레벨로 인에이블된 구간동안에, 상기 독출클럭 지연신호(quadclk)의 하강에지와 상승에지에서의 값을 각각 래치하고, 이를 독출 클럭신호(tclk) 영역에서 독출 동작의 제어 신호로 사용한다.
따라서, 상기 독출클럭 지연신호(quadclk)는 상기 독출 인에이블신호(qrclk)가 하이 레벨인 구간에서만 유효하게 사용된다. 그러나, 상기 독출클럭 지연신호(quadclk)는 독출 클럭 인에이블신호(tclk_en)에 응답하여 미리 활성하므로, 상기 독출 인에이블신호(qrclk)가 인에이블되기 이전에 몇싸이클 정도의 더미 싸이클이 존재하게 된다. 뿐만 아니라, 상기 독출 클럭 인에이블신호(tclk_en)가 독출 확인신호(idhit_cas_b), 칼럼패킷 확인신호(idhit_cas_other_b), 칼럼패킷신호(ten_in2_b), 및 독출허용신호(ten_in1_b) 중 어느 하나에 응답하여 활성하기 때문에, 상기 독출 클럭신호(tclk)는 칼럼 패킷 중에서 독출 이외의 패킷에 대해서도 자신의 ID와 일치하는 패킷을 수신하면 인에이블되어 불필요하게 토글된다.
상기와 같은 독출클럭 지연신호(quadclk)의 더미 싸이클이나, 독출 클럭신호(tclk)의 불필요한 토글링에 의해 독출 동작시 불필요한 전류 소모가 발생된다.
본 발명이 이루고자하는 기술적 과제는, 클럭신호의 더미 싸이클이나 불필요한 토글링에 의한 전류 소모를 감소시킬 수 있는 고속 메모리 장치를 제공하는 것이다.
도 1은 콘트롤러에서 보내지는 독출 패킷에 의해 램버스 디램에서 발생되는 주요 신호들을 보여주는 타이밍도이다.
도 2는 종래 사용되는 독출 클럭 인에이블신호 발생 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 독출 클럭 인에이블신호 발생기의 회로도이다.
도 4는 도 3에 도시된 상기 독출 클럭 인에이블신호 발생기를 사용한 램버스 디램에서 발생되는 주요 신호들을 보여주는 타이밍도이다.
도 5는 본 발명의 제2 실시예에 따른 독출 클럭 인에이블신호 발생기를 보여주는 회로도이다.
도 6은 도 5에 도시된 상기 독출 클럭 인에이블신호 발생기를 사용한 램버스 디램에서 발생되는 주요 신호들을 보여주는 타이밍도이다.
도 7은 본 발명의 제3 실시예에 따른 독출 클럭 인에이블신호 발생기를 보여주는 회로도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 동작 모드에 따라서 각기 다른 클럭신호를 사용하고, 특정 동작 모드에서는 그에 해당하는 패킷의 디코딩에 의해 인에이블되는 고속 메모리 장치에 관한 것이다. 상기 고속 메모리 장치는, 데이터 독출시 기준이되는 독출 클럭신호를 인에이블시키는 독출 클럭 인에이블신호 발생기를 구비하며, 상기 독출 클럭 인에이블신호 발생기는, 독출 패킷 디코딩 후 인에이블되는 독출 마스터신호와, 상기 독출 마스터신호에 응답하여 인에이블되고 독출된 데이터를 출력하는 동안 활성하는 독출 허용신호를 수신하여, 상기 독출 클럭 인에이블신호를 발생하는 2-입력 낸드 게이트로 구성된다.
상기 독출 클럭 인에이블신호 발생기는, 상기 2-입력 낸드 게이트 대신, 상기 독출 마스터신호에 응답하여 인에이블되고 독출된 데이터를 출력하는 동안 활성하는 독출 허용신호를 수신하여, 상기 독출 클럭 인에이블신호를 발생하는 인버터로 구성될 수 있다.
상기 독출 클럭 인에이블신호 발생기는 또한, 상기 독출 마스터신호에 응답하여 인에이블되고 독출된 데이터를 출력하는 동안 활성하는 독출 허용신호를 수신하여 반전 출력하는 인버터; 및 해당 로직의 타이밍 마진에 따라 그 온/오프가 제어되어, 상기 인버터의 출력을 상기 독출 클럭 인에이블신호로 제공하는 스위치를 더 구비할 수도 있다.
본 발명에 의하면, 독출 동작시에만 독출 클럭 인에이블신호(tclk_en)를 활성화시킴으로써, 불필요한 독출 클럭신호(tclk)의 토글링이나, 독출클럭 지연신호(quadclk)의 더미 싸이클에 의한 불필요한 전류 소모가 감소된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.
도 3은 본 발명의 제1 실시예에 따른 독출 클럭 인에이블신호(tclk_en) 발생기(100)의 회로도이고, 도 4는 도 3에 도시된 상기 독출 클럭 인에이블신호(tclk_en) 발생기(100)를 사용한 램버스 디램에서 발생되는 주요 신호들을 보여주는 타이밍도이다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 의한 상기 독출 클럭 인에이블신호(tclk_en) 발생기(100)는 2-입력 낸드 게이트로 구성된다. 상기 2-입력 낸드 게이트는 독출 마스터신호(read_op_b) 신호와 독출허용신호(ten_in1_b)의 활성에 응답하여 독출 클럭 인에이블신호(tclk_en)를 발생한다.
상기 독출 클럭 인에이블신호(tclk_en)는 상기 독출 마스터신호(read_op_b)와 상기 독출허용신호(ten_in1_b) 중 어느 하나가 로우 레벨로 활성하면, 활성한다. 여기서, 상기 독출허용신호(ten_in_b)는 상기 독출 마스터신호(read_op_b)의 로우 레벨로의 활성에 응답하여 로우 레벨로 활성하는 신호로서, 독출된 데이터를 출력하는 동안 상기 로우 레벨 상태를 유지한다.
계속해서, 도 4를 참조하여 본 발명의 제1 실시예에 의한 램버스 디램 반도체 장치의 독출 동작을 설명한다.
먼저, 시스템 컨트롤러가 칼럼 패킷 중에서 독출 패킷을 출력하면, 램버스 디램의 스탠더드 로직부에서는 이를 디코딩한다. 그리고, 상기 컨트롤러에 구비된 복수개의 램버스 디램 반도체 장치 중에서, 로우 패킷에 의해 활성화되어 있으며 디코딩 결과 자신의 ID와 일치하는 램버스 디램 반도체 장치가 독출동작을 수행하게 된다.
즉, 선택된 램버스 디램 반도체 장치는 기준클력신호(rclk)에 동기되어 로우 레벨로 활성하는 독출확인신호(idhit_cas_b)와 칼럼패킷 확인신호(idhit_cas_other_b)를 발생한다. 상기 독출확인신호(idhit_cas_b)와 칼럼패킷 확인신호(idhit_cas_other_b)는 상기 기준클럭신호(rclk) 한 클럭 만큼 인에이블된다.
여기서, 상기 독출확인신호(idhit_cas_b)는 독출시 자신의 ID와 일치하는 어드레스가 수신되면 로우 레벨로 활성하는 신호이고, 상기 칼럼패킷 확인신호(idhit_cas_other_b)는 독출 뿐만 아니라 독출 이외의 칼럼 패킷에 대해서도 자신의 ID와 일치하면 인에이블되는 신호이다.
상기 독출확인신호(idhit_cas_b)의 로우 레벨로의 활성에 응답하여, 독출 마스터신호(read_op_b)가 상기 기준클럭신호(rclk)의 한 클럭 싸이클 동안 로우 레벨로 활성한다. 그리고, 상기 독출 마스터신호(read_op_b)의 활성에 응답하여 상기 독출허용신호(ten_in1_b) 및 독출 인에이블신호(qrclk)가 활성한다. 상기 독출 인에이블신호(qrclk)는 상기 독출 마스터신호(read_op_b)의 로우 레벨로의 활성에 응답하여 하이 레벨로 활성하는 신호이다.
한편, 상기 독출 클럭 인에이블신호(tclk_en)는 도 3에 도시된 독출 클럭 인에이블신호 발생기(100)를 통해 발생된다. 즉, 상기 독출 클럭 인에이블신호(tclk_en)는 독출 마스터신호(read_op_b)가 활성함에 따라 활성하여, 독출 클럭신호(tclk)와 독출클럭 지연신호(quadtclk)를 인에이블시킨다.
이와 같이, 본 발명의 제1 실시예에 의하면, 독출확인신호(idhit_cas_b)가 활성하면 독출클럭 인에이블신호(tclk_en)가 인에이블되던 종래와 달리, 독출 마스터신호(read_op_b)에 응답하여 상기 독출 클럭 인에이블신호(tclk_en)가 활성한다. 따라서, 도 4에 도시된 바와 같이, 독출클럭신호(tclk)나 독출클럭 지연신호(quadtclk)가 활성하는 시점이 늦춰지게 되고, 독출 인에이블신호(qrclk)가 인에이블되기 전에 존재하는 더미 싸이클의 개수가 종래에 비해 줄어든다.
그 결과, 독출클럭 지연신호(quadtclk)에 의한 불필요한 전류 소모가 줄어든다. 또한, 독출 마스터신호(read_op_b)나 독출허용신호(ten_in1_b)와 같이 독출동작과 관련하여 활성하는 신호에 응답하여 상기 독출 클럭 인에이블신호(tclk_en)가 활성하기 때문에, 칼럼 패킷 중에서 독출 이외의 패킷이 수신되는 경우 자신의 ID와 일치하더라도 인에이블되는 일이 없어 그에 의한 불필요한 전류 소모를 줄일 수 있다.
도 5는 본 발명의 제2 실시예에 따른 독출 클럭 인에이블신호(tclk_en) 발생기(110)를 보여주는 회로도이고, 도 6은 도 5에 도시된 상기 독출 클럭 인에이블신호(tclk_en) 발생기(110)를 사용한 램버스 디램에서 발생되는 주요 신호들을 보여주는 타이밍도이다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 의한 상기 독출 클럭 인에이블신호(tclk_en) 발생기(110)는 하나의 인버터로 구현된다. 상기 독출 클럭 인에이블신호(tclk_en) 발생기(110)는 특히, 독출허용신호(ten_in1_b)의 활성에 응답하여 독출 클럭 인에이블신호(tclk_en)를 발생한다.
즉, 본 발명의 제2 실시예에 의한 상기 독출 클럭 인에이블신호(tclk_en)는 상기 독출허용신호(ten_in1_b)가 로우 레벨로 활성하면, 하이 레벨로 활성한다.
그리고, 본 발명의 제2 실시예에 의한 램버스 디램 반도체 장치의 독출 동작은 상기 독출허용신호(ten_in1_b)에 응답하여 독출 클럭 인에이블신호(tclk_en)가 활성하는 것을 제외하고는 상기 제1 실시예와 동일하다.
즉, 본 발명의 제2 실시예에 의하면, 독출 마스터신호(read_op_b)에 응답하여 상기 독출 클럭 인에이블신호(tclk_en)가 활성하는 제1 실시예와 다르게, 독출마스터신호(read_op_b)에 의해 발생되는 독출허용신호(ten_in1_b)에 응답하여 활성한다. 따라서, 도 6에 도시된 바와 같이, 독출클럭신호(tclk)나 독출클럭 지연신호(quadtclk)가 활성하는 시점이 상기 제1 실시예에서보다 더 늦춰지게 되고, 독출 인에이블신호(qrclk)가 인에이블되기 전에 더미 싸이클은 존재하지 않는다.
결과적으로, 독출클럭 지연신호(quadtclk)에 의한 불필요한 전류 소모 측면에서 상기 제1 실시예에서보다 더 큰 효과를 기대할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 독출 클럭 인에이블신호(tclk_en) 발생기(120)를 보여주는 회로도이다.
도 7에 도시된 바와 같이, 본 발명의 제3 실시예에 의한 상기 독출 클럭 인에이블신호(tclk_en) 발생기(120)는 상기 2-입력 낸드 게이트(122)와 인버터(124) 및 스위치(126)로 구현된다.
상기 2-입력 낸드 게이트(122)는 상기 제1 실시예에서와 마찬가지로, 독출 마스터신호(read_op_b) 신호와 독출허용신호(ten_in1_b)를 입력한다. 상기 인버터(124)는 독출허용신호(ten_in1_b)를 수신하여 반전 출력하며, 상기 스위치(126)는 해당 로직의 타이밍 마진에 따라 그 온/오프가 제어되어, 상기 인버터의 출력을 상기 독출 클럭 인에이블신호(tclk_en_b)로 제공한다.
본 발명의 제3 실시예에 의하면, 타이밍 마진에 따라 클럭신호의 인에이블 시점을 조절할 수 있으므로, 불필요한 클럭신호의 토글로 인한 전류 소모를 줄일 수 있다.
도면과 명세서에서 최적 실시예들이 기새되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 독출 동작시에만 독출 클럭 인에이블신호(tclk_en)를 활성화시킴으로써, 불필요한 독출 클럭신호(tclk)의 토글링이나, 독출클럭 지연신호(quadclk)의 더미 싸이클에 의한 불필요한 전류 소모가 감소된다.

Claims (3)

  1. 동작 모드에 따라서 각기 다른 클럭신호를 사용하고, 특정 동작 모드에서는 그에 해당하는 패킷의 디코딩에 의해 인에이블되는 고속 메모리 장치에 있어서,
    데이터 독출시 기준이되는 독출 클럭신호를 인에이블시키는 독출 클럭 인에이블신호 발생기를 구비하며,
    상기 독출 클럭 인에이블신호 발생기는,
    독출 패킷 디코딩 후 인에이블되는 독출 마스터신호와, 상기 독출 마스터신호에 응답하여 인에이블되고 독출된 데이터를 출력하는 동안 활성하는 독출 허용신호를 수신하여, 상기 독출 클럭 인에이블신호를 발생하는 2-입력 낸드 게이트로 구성된 것을 특징으로 하는 고속 메모리 장치.
  2. 제1항에 있어서, 상기 독출 클럭 인에이블신호 발생기는,
    상기 2-입력 낸드 게이트 대신, 상기 독출 마스터신호에 응답하여 인에이블되고 독출된 데이터를 출력하는 동안 활성하는 독출 허용신호를 수신하여, 상기 독출 클럭 인에이블신호를 발생하는 인버터로 구성된 것을 특징으로 하는 고속 메모리 장치.
  3. 제1항에 있어서, 상기 독출 클럭 인에이블신호 발생기는,
    상기 독출 마스터신호에 응답하여 인에이블되고 독출된 데이터를 출력하는 동안 활성하는 독출 허용신호를 수신하여 반전 출력하는 인버터; 및
    해당 로직의 타이밍 마진에 따라 그 온/오프가 제어되어, 상기 인버터의 출력을 상기 독출 클럭 인에이블신호로 제공하는 스위치를 더 구비하는 것을 특징으로 하는 고속 메모리 장치.
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