KR20030056002A - 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생회로 - Google Patents

동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생회로 Download PDF

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Abstract

동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로 및 칼럼 선택 라인 신호 발생 방법이 제공된다. 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로는 동기형 반도체 메모리 장치의 칼럼 선택 라인을 인에이블/디스에이블 시키는 칼럼 선택 라인 신호를 발생하는 칼럼 선택 라인 신호 발생 회로에 관한 것이다. 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로는 제어신호에 응답하여, 제1 내부 칼럼 어드레스들을 디코딩하여 제1 디코딩 칼럼 어드레스들을 발생하는 제1 칼럼 디코딩 회로; 제2 내부 칼럼 어드레스들을 디코딩하여 제2 디코딩 칼럼 어드레스들을 발생하는 제2 칼럼 디코딩 회로; 및 상기 제1 및 제2 디코딩 칼럼 어드레스들에 응답하여, 상기 칼럼 선택 라인 신호를 발생하는 구동 회로를 구비한다.
본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로 및 칼럼 선택 신호 발생 방법은 무효인 칼럼 선택 라인 신호가 인에이블 되더라도 무효인 칼럼선택 라인 신호가 래치되지 않으므로, 유효한 칼럼 어드레스가 인가되면 유효한 칼럼 선택 라인 신호를 발생할 수 있다.

Description

동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로{Circuit for generating column selection line signal for synchronous semiconductor memory device}
본 발명은 동기형 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로에 관한 것이다.
동기형 반도체 메모리 장치(synchronous DRAM)에서 로우 액티브 동작(row active operation)에 의해 선택된 1 페이지(page)의 메모리 셀들로부터 출력되는 데이터를 선택하는 동작은 칼럼 선택 라인 신호(CSL)에 의해 수행되는 데, 칼럼 선택 라인 신호(CSL)는 하나의 클락 신호(CLK) 주기 동안 한번 생성된다.
도 1은 종래 기술에 따른 래치형(latch type) 칼럼 선택 라인 신호 발생 회로를 개략적으로 나타내는 도면이다. 도 2는 도 1에 도시된 래치형 칼럼 선택 라인 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다. 도 1 및 도 2를 참조하여 종래의 래치형 칼럼 선택 라인 신호 발생 회로(100)의 동작이 설명된다.
종래의 래치형 칼럼 선택 라인 신호 발생 회로(100)는 제1 칼럼 디코딩 회로(110), 제2 칼럼 디코딩 회로(130) 및 구동 회로(150)를 구비한다.
내부 칼럼 어드레스(CAi, 여기서, i = 1 ~ 11 인 자연수이다)가 생성되면 내부 칼럼 어드레스(CAi)는 제1 및 제2 칼럼 디코딩 회로들(110, 130)로 전달된다. 제1 칼럼 디코딩 회로(110)는 클락 신호(CLK)에 근거하여 발생되는 제1 제어 신호(PCSLEB)가 로우(low) 상태로 활성화되면, 내부 칼럼 어드레스들(CA1, CA2)을 디코딩하여 제1 디코딩 칼럼 어드레스들(DCA1DB, DCA2DB)을 발생한다. 제2 칼럼 디코딩 회로(130)는 내부 칼럼 어드레스들(CA3 ~ CA11)을 디코딩하여 제2 디코딩 칼럼 어드레스들(DCA3DB ~ DCA11DB)을 발생한다.
구동 회로(150)는 제1 디코딩 칼럼 어드레스들(DCA1DB, DCA2DB)과 제2 디코딩 칼럼 어드레스들(DCA3DB ~ DCA11DB)에 응답하여, 칼럼 선택 라인들 각각을 활성화시키는 칼럼 선택 라인 신호들(CSL0, CSL1)을 발생한다. 칼럼 선택 라인 신호들(CSL0, CSL1)은 구동 회로(150)에 포함되는 두 개의 크로스-커플된 인버터들에 래치된다.
그런데, 종래의 칼럼 선택 라인 신호 발생 회로(100)는 구동 회로(150)에서 칼럼 선택 라인 신호(CSL)를 래치하는 회로이므로, 도 2에 도시된 시간 여유(TM1, timing margin)를 충분히 주어야 한다. 만약, 시간 여유(TM1)가 부족하여 무효인(invalid) 내부 칼럼 어드레스(INVALID CAi)가 로우 상태인 제1 제어 신호(PCSLEB)에 의해 래치되면, 그 결과로서 무효인 칼럼 선택 라인 신호(CSL)가 래치된다. 이 때 무효인 내부 칼럼 어드레스(INVALID CAi) 후에 유효한 내부 칼럼 어드레스(VALID CAi)가 발생되더라도 제2 제어 신호(PCSLD)가 다시 로우 상태로 되는 전까지는 무효인(invalid) 칼럼 선택 라인 신호(CSL)가 계속 유지된다.
따라서, 종래의 칼럼 선택 라인 신호 발생 회로(100)의 경우, 시간 여유(TM1)가 충분히 커야 하고, 상기 큰 시간 여유(TM1)로 인하여 동기형 반도체 메모리 장치의 독출(read) 동작 속도가 감소될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 무효인 칼럼 선택 라인 신호가 인에이블되더라도 유효한 내부 칼럼 어드레스가 인가되면 유효한 칼럼 선택 라인 신호를 발생할 수 있는 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로 및 칼럼 선택 라인 신호 발생 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 래치형(latch type) 칼럼 선택 라인 신호 발생 회로를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 래치형 칼럼 선택 라인 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로를 개략적으로 나타내는 도면이다.
도 4는 도 3에 도시된 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.
상기의 기술적 과제를 달성하기 위하여 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로는 동기형 반도체 메모리 장치의 칼럼 선택 라인을 인에이블/디스에이블 시키는 칼럼 선택 라인 신호를 발생하는 칼럼 선택 라인 신호 발생 회로에 관한 것이다. 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로는 제어신호에 응답하여, 제1 내부 칼럼 어드레스들을 디코딩하여 제1 디코딩 칼럼 어드레스들을 발생하는 제1 칼럼 디코딩 회로; 제2 내부 칼럼 어드레스들을 디코딩하여 제2 디코딩 칼럼 어드레스들을 발생하는 제2 칼럼 디코딩 회로; 및 상기 제1 및 제2 디코딩 칼럼 어드레스들에 응답하여, 상기 칼럼 선택 라인 신호를 발생하는 구동 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제어 신호는 클락 신호에 근거하여 발생된다.
바람직한 실시예에 따르면, 상기 제1 내부 칼럼 어드레스들 및 상기 제2 내부 칼럼 어드레스들을 포함하는 내부 칼럼 어드레스의 천이는 상기 제어 신호의 로우 상태 구간에 존재한다.
바람직한 실시예에 따르면, 상기 제1 칼럼 디코딩 회로는 상기 제1 내부 칼럼 어드레스들을 논리곱하는 논리곱 회로; 및 상기 제어 신호 및 상기 논리곱 회로의 출력 신호를 반전 논리곱하여, 상기 제1 디코딩 칼럼 어드레스들을 발생하는 반전 논리곱 회로를 구비한다.
바람직한 실시예에 따르면, 상기 구동 회로는 상기 제1 내부 칼럼 어드레스들 및 상기 제2 내부 칼럼 어드레스들을 반전 논리합하는 반전 논리합 회로; 및 상기 반전 논리합 회로의 출력 신호를 버퍼링하여, 상기 칼럼 선택 라인 신호를 발생하는 버퍼 회로를 구비한다.
상기의 기술적 과제를 달성하기 위하여 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법은 동기형 반도체 메모리 장치의 칼럼 선택 라인을 인에이블/디스에이블 시키는 칼럼 선택 라인 신호를 발생하는 칼럼 선택 라인 신호 발생 방법에 관한 것이다. 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 방법은 클락 신호에 근거하여 발생되는 제어신호에 의해 제1 내부 칼럼 어드레스들을 디코딩하여 제1 디코딩 칼럼 어드레스들을 발생하는 제1 디코딩 단계; 제2 내부 칼럼 어드레스들을 디코딩하여 제2 디코딩 칼럼 어드레스들을 발생하는 제2 디코딩 단계; 및 상기 제1 디코딩 칼럼 어드레스들 및 제2 디코딩 칼럼 어드레스들을 논리 조합하여, 상기 칼럼 선택 라인 신호를 발생하는 발생 단계를 구비한다.
이러한 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로 및 칼럼 선택 신호 발생 방법은 무효인 칼럼 선택 라인 신호가 인에이블 되더라도 무효인 칼럼선택 라인 신호가 래치되지 않으므로, 유효한 칼럼 어드레스가 인가되면 유효한 칼럼 선택 라인 신호를 발생할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로를 개략적으로 나타내는 도면이다. 도 3을 참조하면, 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로(200)는 제1 칼럼 디코딩 회로(210), 제2 칼럼 디코딩 회로(230) 및 구동 회로(250)를 구비한다. 본 발명의 실시예에 따른 칼럼 선택 라인 신호 발생 회로(200)는 수정된(modified) 스태틱형(static type) 칼럼 선택 라인 신호 발생 회로라고도 한다. 여기서, 스태틱은 칼럼 선택 라인 신호(CSL)가 내부 칼럼 어드레스(CAi)에 의해서만 발생된다는 것을 의미한다.
제1 칼럼 디코딩 회로(210)는 두 개의 반전 논리곱 회로들(211, 212) 및 인버터(213)를 구비한다. 제1 칼럼 디코딩 회로(210)는 클락 신호(미도시)에 근거하여 발생되는 제어 신호(PCSLE)에 응답하여, 내부 칼럼 어드레스들(CA1, CA2)을 디코딩하여 제1 디코딩 칼럼 어드레스들(DCA1DB, DCA2DB)을 발생한다. 제2 칼럼 디코딩 회로(230)는 내부 칼럼 어드레스들(CA3 ~ CA11)을 디코딩하여 제2 디코딩 칼럼 어드레스들(DCA3DB ~ DCA11DB)을 발생한다.
구동 회로(250)는 반전 논리합 회로(251) 및 두 개의 인버터들(252, 253)을 구비한다. 반전 논리합 회로(251)는 제1 디코딩 칼럼 어드레스들(DCA1DB, DCA2DB)과 제2 디코딩 칼럼 어드레스들(DCA3DB ~ DCA11DB)을 반전 논리합한다. 두 개의 인버터들(252, 253)은 반전 논리합 회로(251)의 출력 신호를 버퍼링(buffering)하여,칼럼 선택 라인 신호를 발생한다. 두 개의 인버터들(252, 253)은 버퍼(buffer) 회로의 역할을 수행한다.
따라서, 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로(200)는 디코딩 칼럼 어드레스들(DCAi)을 래치하는 구조가 아니므로, 무효인(invalid) 칼럼 선택 라인 신호(CSL)기 인에이블(enable)되더라도 유효한 내부 칼럼 어드레스가 인가되면 유효한(valid) 칼럼 선택 라인 신호(CSL)를 발생할 수 있다.
도 4는 도 3에 도시된 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.
클락 신호(CLK)에 근거하여 발생되는 제어 신호(PCSLE)가 하이(high) 상태로 활성화되면, 그 때의 유효한 내부 칼럼 어드레스(VALID CAi, 여기서 i = 1 ~ 11인 자연수이다)가 디코딩되어 디코딩 칼럼 어드레스들(DCA1DB ~ DCA11DB)이 발생된다. 디코딩 칼럼 어드레스들(DCA1DB ~ DCA11DB)에 의해 칼럼 선택 라인들 각각을 활성화시키는 칼럼 선택 라인 신호들(CSL0, CSL1)이 발생된다.
상기 제어 신호(PCSLE)가 하이 상태이면, 유효한 내부 칼럼 어드레스(VALID CAi)가 조금 늦게 전달되더라도 무효인 디코딩 칼럼 어드레스들(invalid DCAi)가 래치되지 않으므로 유효한 칼럼 선택 라인 신호가 바로 발생될 수 있다. 그래서, 시간 여유(TM2)가 효과적으로 감소될 수 있다. 또한, 내부 칼럼 어드레스(CAi)의 천이가 제어 신호(PCSLE)의 로우 상태인 구간 내에 들어가도록 설정해두면, 내부 칼럼 어드레스(CAi)의 전달 속도의 차이에 의한 다수 개의 칼럼 선택 라인 신호들이 발생되지 않아 본 발명의 칼럼 선택 라인 신호 발생 회로를 포함하는 동기형 반도체 메모리 장치가 오동작하는 것을 방지할 수 있다.
본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로는 칼럼 선택 라인을 인에이블시키기 위하여 하나의 제어 신호(PCSLE)를 사용하므로, 칼럼 선택 라인의 인에이블/디스에이블(enable/disable) 제어를 용이하게 할 수 있고 제어 신호 개수의 감소를 통해 소비 전류를 감소시킬 수 있다.
또한, 본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로는 래치 회로가 없는 단순한 구성을 가지는 구동 회로를 포함하므로, 레이-아웃(lay-out) 면적을 감소시킬 수 있고 용이한 레이-아웃을 가능하게 한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로 및 칼럼 선택 신호 발생 방법은 무효인 칼럼 선택 라인 신호가 인에이블 되더라도 무효인 칼럼선택 라인 신호가 래치되지 않으므로, 유효한 칼럼 어드레스가 인가되면 유효한 칼럼 선택 라인 신호를 발생할 수 있다.

Claims (6)

  1. 동기형 반도체 메모리 장치의 칼럼 선택 라인을 인에이블/디스에이블 시키는 칼럼 선택 라인 신호를 발생하는 칼럼 선택 라인 신호 발생 회로에 있어서,
    제어신호에 응답하여, 제1 내부 칼럼 어드레스들을 디코딩하여 제1 디코딩 칼럼 어드레스들을 발생하는 제1 칼럼 디코딩 회로;
    제2 내부 칼럼 어드레스들을 디코딩하여 제2 디코딩 칼럼 어드레스들을 발생하는 제2 칼럼 디코딩 회로; 및
    상기 제1 및 제2 디코딩 칼럼 어드레스들에 응답하여, 상기 칼럼 선택 라인 신호를 발생하는 구동 회로를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로.
  2. 제1항에 있어서,
    상기 제어 신호는 클락 신호에 근거하여 발생되는 것을 특징으로 하는 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로.
  3. 제2항에 있어서,
    상기 제1 내부 칼럼 어드레스들 및 상기 제2 내부 칼럼 어드레스들을 포함하는 내부 칼럼 어드레스의 천이는 상기 제어 신호의 로우 상태 구간에 존재하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로.
  4. 제3항에 있어서, 상기 제1 칼럼 디코딩 회로는
    상기 제1 내부 칼럼 어드레스들을 논리곱하는 논리곱 회로; 및
    상기 제어 신호 및 상기 논리곱 회로의 출력 신호를 반전 논리곱하여, 상기 제1 디코딩 칼럼 어드레스들을 발생하는 반전 논리곱 회로를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로.
  5. 제4항에 있어서, 상기 구동 회로는
    상기 제1 내부 칼럼 어드레스들 및 상기 제2 내부 칼럼 어드레스들을 반전 논리합하는 반전 논리합 회로; 및
    상기 반전 논리합 회로의 출력 신호를 버퍼링하여, 상기 칼럼 선택 라인 신호를 발생하는 버퍼 회로를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생 회로.
  6. 동기형 반도체 메모리 장치의 칼럼 선택 라인을 인에이블/디스에이블 시키는 칼럼 선택 라인 신호를 발생하는 칼럼 선택 라인 신호 발생 방법에 있어서,
    클락 신호에 근거하여 발생되는 제어신호에 의해 제1 내부 칼럼 어드레스들을 디코딩하여 제1 디코딩 칼럼 어드레스들을 발생하는 제1 디코딩 단계;
    제2 내부 칼럼 어드레스들을 디코딩하여 제2 디코딩 칼럼 어드레스들을 발생하는 제2 디코딩 단계; 및
    상기 제1 디코딩 칼럼 어드레스들 및 제2 디코딩 칼럼 어드레스들을 논리 조합하여, 상기 칼럼 선택 라인 신호를 발생하는 발생 단계를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 칼럼 선택 신호 발생 방법.
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