KR20000020012A - 칼럼 선택 속도가 개선된 칼럼 선택 라인 구동회로와 이를 구비한 메모리 장치 및 그들의 구동방법 - Google Patents

칼럼 선택 속도가 개선된 칼럼 선택 라인 구동회로와 이를 구비한 메모리 장치 및 그들의 구동방법 Download PDF

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Abstract

칼럼선택속도가 개선되어 데이터 입출력 명령신호로부터 데이터가 출력되는 시간을 감소시키는 칼럼선택라인 구동회로와 이를 구비한 메모리 장치 및 그들의 구동방법에 관해 기재하고 있다. 본 발명에 따른 칼럼선택라인 구동회로는, 칼럼 어드레스를 래치시키는 칼럼래치 신호에 응답하여 인에이블되고, 상기 칼럼 어드레스의 명령신호인 데이터 입출력 명령신호에 응답하여 디스에이블되는 칼럼선택 신호를 발생하는 칼럼선택라인 구동부를 구비한다.

Description

칼럼 선택 속도가 개선된 칼럼선택라인 구동회로와 이를 구비한 메모리 장치 및 그들의 구동방법
본 발명은 반도체 메모리 장치 및 그 구동방법에 관한 것으로서, 특히 칼럼 선택 속도가 개선된 칼럼선택라인 구동회로와 이를 구비한 메모리 장치 및 그들의 구동방법에 관한 것이다.
일반적으로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도 향상과 더불어, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 메모리 장치의 동작속도 향상이 요구된다. 메모리 장치의 동작속도를 향상시키기 위해 최근에는 고속 페이지 모드 디램(fast page mode DRAM), EDO(Extended Data Output) DRAM, 동기식(Synchronous) DRAM, DDR(Double Data Rate) DRAM, Rambus DRAM 등이 개발된 바 있으며, 이들은 단위 시간당 전송되는 입출력 데이터량(bandwidth)의 증가를 통하여 메모리 장치의 고속화를 추구하고 있다.
그러나, 이러한 고속 메모리 장치들 중에서 특히, 어드레스와 어드레스의 수신 명령이 서로 다른 시점에서 입력되는 메모리 장치, 예를 들면 램버스 디램(Rambus DRAM)의 경우, 어드레스의 수신 명령이 입력되는 시점으로부터 데이터(RD)가 출력될 때까지 소요되는 시간(data access time, 이하 tDAC)의 제약으로 인해 동작 속도가 제한된다. 이를 도 1에 도시된 타이밍도를 참조하여 설명한다.
도 1은 종래의 메모리 장치에 있어서 tDAC를 제한하는 요소들을 설명하기 위해 도시한 타이밍도이다.
도 1을 참조하면, 시스템 클럭(CLK)에 동기되어 입력되는 어드레스(Ai)는 칼럼래치 신호(COLLAT)에 응답하여 칼럼 어드레스(CAi)로 발생되고, 이후 입력되는 데이터 입출력 명령신호(COLCYC)에 응답하여 마스터 클럭(COLMASTER)이 발생된다. 상기 마스터 클럭(COLMASTER)에 응답하여, 디코딩된 칼럼 어드레스(DCAij)가 발생되고, 디코딩된 칼럼 어드레스(DCAij)에 해당되는 칼럼선택라인을 구동하는 칼럼선택 신호(CSL)가 활성화된다.
이처럼 칼럼선택 신호(CSL)가 하이 레벨로 활성되면, 비트라인 센스앰프에 의해 증폭된 데이터가 로컬 입출력 라인쌍(IO, IOB)에 실리게 된다. 그 결과, 입출력 라인(IO)과 상보 입출력 라인(IOB)에는 전압차가 발생되고, 전압차가 일정값(△VIO) 이상이 되는 시점에서 데이터 입출력 명령신호(COLCYC)에 의해 입출력 센스 앰프 인에이블신호(PIOSE)가 인에이블되어 데이터(RD)가 출력된다.
여기서, 어드레스의 수신 명령이 입력되는 시점 즉, 데이터 입출력 명령신호(COLCYC)의 활성화 시점으로부터 데이터(RD)가 출력될때까지의 시간인 tDAC는, 메모리 장치의 동작속도 특히, 독출 속도(read speed)를 결정하는 파라메터이다.
그러나 언급된 종래 기술에 따르면, 칼럼선택 신호(CSL)가 단지 데이터 입출력 명령신호(COLCYC)에 의해 구동되기 때문에 tDAC가 크다. 즉, 데이터 입출력 명령신호(COLCYC)에 의해 칼럼선택 신호(CSL)가 활성되고, 이에 의해 로컬 입출력 라인쌍(IO, IOB)의 데이터가 디벨로프되어 일정한 전압차이(△VIO)가 입출력 라인쌍(IO, IOB)에 나타난 후에야 비로소 데이터(RD)가 출력된다. 그리고, 로컬 입출력 라인쌍(IO, IOB)에 데이터가 디벨로프 되기 위해서는 마스터 클럭(COLMASTER) 발생, 칼럼 디코딩, 및 칼럼 선택라인 활성 등이 필요하고, 이러한 각각의 동작에는 일정 시간이 소요되므로 메모리 장치의 동작속도가 제한된다.
이와 같이, 종래 기술에 따르면 데이터 입출력 명령신호(COLCYC)에 의해 칼럼선택 신호(CSL)가 구동되기 때문에 데이터 독출 속도가 늦어지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 칼럼 선택 속도가 개선된 칼럼선택라인 구동회로와 이를 구비한 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 칼럼선택라인 구동회로 및 메모리 장치 구동방법을 제공하는 것이다.
도 1은 종래의 메모리 장치에 있어서 데이터 억세스 시간(tDAC)을 제한하는 요소들을 설명하기 위해 도시한 타이밍도이다.
도 2는 본 발명에 따른 메모리 장치의 입출력 관련 블록을 개략적으로 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 제어부에서 입출력 관련 회로의 블록도이다.
도 4는 도 3에 도시된 마스터 클럭 발생부의 일 예를 보여주는 회로도이다.
도 5는 도 3에 도시된 본 발명의 메모리 장치를 구동하는 신호들의 타이밍도이다.
상기 과제를 달성하기 위한 본 발명에 따른 칼럼선택라인 구동회로는, 칼럼 어드레스를 래치시키는 칼럼래치 신호에 응답하여 인에이블되고, 상기 칼럼 어드레스의 명령신호인 데이터 입출력 명령신호에 응답하여 디스에이블되는 칼럼선택 신호를 발생하는 칼럼선택라인 구동부를 구비한다.
상기 칼럼 선택라인 구동부는 구체적으로, 상기 칼럼래치 신호에 응답하여 인에이블되고, 상기 데이터 입출력 명령신호에 응답하여 디스에이블되는 마스터 클럭을 발생하는 마스터 클럭 발생부와, 상기 칼럼래치 신호에 응답하여 입력되는 어드레스를 칼럼 어드레스로 발생하는 칼럼 어드레스 래치부를 구비하며, 상기 마스터 클럭과 상기 칼럼 어드레스를 입력하여 상기 칼럼 어드레스에 해당되는 칼럼선택라인을 구동하는 칼럼 디코딩부를 구비한다.
그리고, 상기 마스터 클럭 발생부는, 상기 칼럼래치 신호의 선단에 응답하여 소정 시간동안 활성하는 제1 펄스를 발생하는 제1 펄스 발생기와, 상기 데이터 입출력 명령신호의 선단에 응답하여 소정 시간동안 활성하는 제2 펄스를 발생하는 제2 펄스 발생기와, 상기 제1 펄스에 응답하여 활성되고 제2 펄스에 응답하여 비활성되는 상기 마스터 클럭을 발생하는 마스터 클럭 발생기를 구비한다.
상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 칼럼 어드레스를 래치시키는 칼럼래치 신호와 상기 칼럼 어드레스의 수신을 명령하는 데이터 입출력 명령신호에 응답하여 입력되는 상기 어드레스를 디코딩하고, 해당되는 칼럼선택라인을 구동하는 칼럼선택라인 구동부를 구비한다. 또한, 상기 메모리 장치의 비트라인 데이터를 감지 증폭하는 비트라인 센스 앰프와, 상기 칼럼선택라인의 활성에 응답하여, 상기 증폭된 비트라인 데이터를 로컬 입출력 라인으로 전송하는 칼럼 선택기와, 상기 데이터 입출력 명령신호에 응답하여 활성되는 입출력 센스앰프 인에이블 신호를 발생하는 입출력 센스앰프 제어부와, 상기 로컬 입출력 라인으로 전송된 비트라인 데이터를 감지 증폭하고, 상기 입출력 센스앰프 인에이블 신호의 활성화에 의해, 상기 증폭된 로컬 입출력 라인 데이터를 글로벌 입출력 라인으로 전송하는 입출력 센스 앰프를 더 구비하며, 상기 칼럼선택라인은 상기 칼럼래치 신호에 응답하여 인에이블되고, 상기 데이터 입출력 명령신호에 응답하여 디스에이블된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 장치의 구동방법은, 어드레스를 수신하고 칼럼래치 신호의 선단에 응답하여 칼럼 어드레스를 발생하고 해당 칼럼 선택라인을 활성한다. 상기 칼럼선택라인의 활성화에 응답하여 비트라인 센스 앰프에 의해 증폭된 데이터를 로컬 입출력라인으로 전송하고, 데이터 입출력 명령신호의 선단에 응답하여 입출력 센스 앰프 인에이블 신호를 활성화하여 상기 로컬 입출력라인의 데이터를 글로벌 입출력라인으로 전송한 후, 상기 데이터 입출력 명령신호의 선단에 응답하여 상기 칼럼선택라인을 비활성한다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 칼럼 선택라인 구동방법은, 어드레스를 입력하고, 칼럼래치 신호에 응답하여 입력된 어드레스를 칼럼 어드레스로 발생하고, 마스터 클럭을 발생한다. 그리고, 상기 마스터 클럭과 상기 칼럼 어드레스를 수신하여 프리 디코딩된 칼럼 어드레스를 발생하고, 상기 프리 디코딩된 칼럼 어드레스에 해당되는 칼럼선택라인을 활성한 다음, 상기 입출력 센스 앰프의 구동을 제어하는 데이터 입출력 명령신호의 선단에 응답하여 상기 칼럼 선택라인을 비활성한다.
본 발명에 따르면, 칼럼래치 신호에 응답하여 칼럼선택라인을 미리 활성화시켜 둔 상태에서 데이터 입출력 명령신호가 인가되기 때문에, 데이터 입출력 명령신호 인가 즉시 입출력 센스 앰프를 구동시킬 수 있다. 따라서, 칼럼 선택 속도가 개선되며 그 결과, 데이터 입출력 명령신호로부터 데이터가 출력되는 시간인 tDAC가 감소되어 데이터 독출 속도가 향상된다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 메모리 장치의 개략적 블록도로서, 어드레스와 어드레스의 수신명령이 서로 다른 시점에서 입력되는 램버스 디램(Rambus DRAM)의 경우를 예로 들어 설명한다.
본 발명에 따른 메모리 장치는, 인터페이스(interface)부(10), 메모리 셀 제어부(20), 및 메모리 셀 어레이부(30)를 구비한다.
상기 인터페이스부(10)는, 입력 핀들(미도시)을 통해 클럭(CLK)에 동기된 명령신호(CMD)나 어드레스(Ai)를 수신하고, 메모리를 제어하는 제어신호들 예컨대 칼럼래치 신호(COLLAT), 데이터 입출력 명령신호(COLCYC) 등의 제어신호들과 어드레스(Ai')를 발생한다.
상기 칼럼래치 신호(COLLAT)는 칼럼 어드레스를 래치시키는 신호로서, 출력되는 어드레스(Ai')가 칼럼 어드레스임을 지시하는 신호이다. 그리고, 상기 데이터 입출력 명령신호(COLCYC)는 상기 어드레스(Ai')의 수신을 명령하는 신호로서, 상기 칼럼래치 신호(COLLAT)가 활성된 후에 활성된다.
상기 인터페이스부(10)는 입력 모드에서 데이터 입출력 핀들(미도시)을 통해 입력되는 데이터(DIN)를 기입 데이터(WD)로 발생하고, 출력 모드에서 상기 메모리 셀 제어부(20)로부터 출력되는 독출 데이터(RD)를 상기 데이터 입출력 핀들을 통하여 출력 데이터(DOUT)로서 출력한다. 상기 기입 데이터(WD)와 독출 데이터(RD)는 동일 라인 또는 독립된 라인으로 배선될 수 있다.
상기 메모리 셀 제어부(20)는, 상기 인터페이스부(10)로부터 어드레스(Ai')와 명령신호들(COLLAT, COLCYC)을 수신하여 상기 메모리 셀 어레이부(30)의 해당 어드레스를 지정하는 칼럼선택 신호(CSL)를 포함하는 다수의 신호를 발생시킨다.
그리고, 상기 메모리 셀 제어부(20)는 상기 칼럼선택 신호(CSL)에 응답하여, 상기 메모리 제어신호 발생부(10)로부터 수신된 기입 데이터(WD)를 상기 메모리 셀 어레이부(30) 내의 해당 메모리 셀에 기입하거나, 상기 메모리 셀 어레이부(30)로부터 수신된 데이터(RD)를 출력한다.
상기 메모리 셀 제어부(20)와 메모리 셀 어레이부(30) 사이의 신호 전달은 로컬 입출력 라인(IO, IOB)을 통해 이루어지며, 상기 메모리 셀 제어부(20)는 상기 칼럼선택 신호(CSL)를 발생하는 칼럼선택라인 구동회로를 구비한다. 상기 칼럼선택라인 구동회로의 구체적 블록도는 도 3에 도시되어 있다.
도 3은 도 2의 메모리 셀 제어부(20)에서 입·출력 관련 회로의 블록도로서, 데이터 독출 경로(read path)를 보여준다.
본 발명의 메모리 장치의 메모리 셀 제어부(20)는, 칼럼선택라인 구동회로(40)와, 입출력 센스앰프 제어부(90) 및 입출력 센스앰프(95)를 구비한다.
상기 칼럼선택라인 구동회로(40)는, 컨트롤러(5) 예컨대 램버스(Rambus) 컨트롤럭와 인터페이스부(10)를 통해 출력되는 상기 칼럼래치 신호(COLLAT)와 상기 데이터 입출력 명령신호(COLCYC)에 응답하여, 입력되는 어드레스(Ai')를 디코딩한다. 그리고, 상기 어드레스(Ai')에 해당되는 칼럼선택라인을 구동하는 칼럼선택 신호(CSL)를 발생한다.
상기 칼럼선택 신호(CSL)는 바람직하기로는, 상기 칼럼래치 신호(COLLAT)에 응답하여 인에이블되고, 상기 데이터 입출력 명령신호(COLCYC)에 응답하여 디스에이블된다. 그리고, 상기 인터페이스부(10)는 상기 램버스 제어기(5)로부터 일련의 정보들(CMD, Ai, DIN, DOUT)을 수신하고 이를 조합하여 제어신호들(COLLAT, COLCYC)과 어드레스(Ai')를 발생한다.
상기 칼럼선택라인 구동회로(40)는 도 3에 도시된 바와 같이, 마스터 클럭 발생부(50)와, 칼럼 어드레스 래치부(70) 및 칼럼 디코딩부(80)를 구비한다.
상기 마스터 클럭 발생부(50)는, 상기 칼럼래치 신호(COLLAT)에 응답하여 인에이블되고, 상기 데이터 입출력 명령신호(COLCYC)에 응답하여 디스에이블되는 마스터 클럭(COLMASTER)을 발생한다.
상기 칼럼 어드레스 래치부(70)는, 상기 칼럼래치 신호(COLLAT)에 응답하여 입력되는 어드레스(Ai')를 칼럼 어드레스(CAi)로 발생한다.
상기 칼럼 디코딩부(80)는, 상기 마스터 클럭(COLMASTER)과 상기 칼럼 어드레스(CAi)를 입력하여 상기 칼럼 어드레스(CAi)에 해당되는 칼럼선택라인을 구동하는 칼럼선택 신호(CSL)를 발생한다. 그리고, 상기 칼럼 디코딩부(80)는 바람직하게는, 마스터 클럭(COLMASTER)에 응답하여 칼럼 어드레스(CAi)를 디코딩된 칼럼 어드레스(DCAij)로 발생하는 칼럼 프리 디코더(82)와, 상기 디코딩된 칼럼 어드레스(DCAij)에 해당되는 칼럼선택라인을 구동하는 신호인 칼럼선택 신호(CSL)를 발생하는 칼럼 디코더(84)를 구비한다.
상기 칼럼선택라인 구동회로(40)는, 상기 마스터 클럭(COLMASTER)을 입력하고 일정시간 지연시켜 지연된 마스터 클럭(COLMSTERD)을 출력하는 지연부(65)를 더 구비할 수 있다.
상기 칼럼선택라인 구동회로(40)로부터 발생된 칼럼선택 신호(CSL)는, 메모리 셀 어레이부(30)에 구비된 칼럼 선택기(32)로 입력된다. 상기 칼럼 선택기(32)는 잘 알려진 바와 같이, 상기 칼럼선택 신호(CSL)의 활성에 응답하여, 메모리 셀 어레이(36)로부터 독출되고 비트라인 센스 앰프(34)를 통해 감지 증폭된 비트라인 데이터를 로컬 입출력 라인(IO, IOB)으로 전송한다.
상기 입출력 센스앰프 제어부(90)는, 상기 데이터 입출력 명령신호(COLCYC)에 응답하여 활성되는 입출력 센스앰프 인에이블 신호(PIOSE)를 발생한다.
상기 입출력 센스 앰프(95)는, 상기 로컬 입출력 라인(IO,IOB)으로 전송된 비트라인 데이터를 감지 증폭한다. 그리고, 상기 입출력 센스 앰프(95)는, 상기 입출력 센스앰프 인에이블 신호(PIOSE)의 활성에 의해, 로컬 입출력 라인의 데이터를 독출 데이터(RD)로서 글로벌 입출력 라인(gloval IO line)으로 전송한다.
도 3에 도시된 상기 인터페이스부(10)는 상기 컨트롤러(5)로부터 일련의 정보들(CMD, Ai, DIN, DOUT 등)을 수신하고 이를 조합하여 제어신호들(COLLAT, COLCYC)과 어드레스(Ai') 등을 발생한다.
본 발명의 바람직한 실시예에 따르면, 상기 칼럼래치 신호(COLLAT)에 응답하여 상기 칼럼선택 신호(CSL)가 인에이블되고, 상기 칼럼선택 신호(CSL)에 의해 선택된 어드레스에 대응되는 칼럼 선택기(32)가 활성되어 비트라인 센스 앰프(34)와 로컬 입출력 라인(IO, IOB)이 연결된다. 그리고, 비트라인 센스 앰프(34)에 의해 증폭된 비트라인 데이터는 로컬 입출력 라인(IO, IOB)에 디벨로프된다. 상기 로컬 입출력 라인(IO, IOB)에 디벨로프된 비트라인 데이터는 상기 칼럼래치 신호(COLLAT) 이후 입력되는 데이터 입출력 명령신호(COLCYC)에 응답하여 글로벌 입출력라인으로 출력된다. 즉, 상기 데이터 입출력 명령신호(COLCYC)에 응답하여 인에이블되는 입출력 센스앰프 제어부(90)를 통해 입출력 센스앰프 인에이블 신호(PIOSE)가 발생되고, 이 입출력 센스앰프 인에이블 신호(PIOSE)에 의해 입출력 센스앰프(95)가 구동되어, 로컬 입출력 라인(IO, IOB)에 디벨로프된 데이터가 독출 데이터(RD)로서 글로벌 입출력 라인으로 출력된다.
본 발명에 의하면, 데이터 입출력 명령신호(COLCYC)가 인가되어 입출력 센스앰프(95)가 동작하기 전에, 미리 로컬 입출력 라인(IO,IOB)에 데이터가 증폭되어 실린다. 이후, 데이터 입출력 명령신호(COLCYC)가 인가되어 입출력 센스앰프(95)가 동작하고 독출 데이터(RD)가 출력된다. 따라서, 데이터 입출력 명령신호(COLCYC)로부터 데이터(RD)가 출력되는 시간 즉, tDAC가 감소된다.
도 4는 도 3에 도시된 마스터 클럭 발생부의 일 예를 보여주는 회로도이다.
본 발명에 따른 마스터 클럭 발생부(50)는, 도 4에 도시된 바와 같이, 제1 펄스 발생기(52)와, 제2 펄스 발생기(55) 및 마스터 클럭 발생기(58)를 구비한다.
상기 제1 펄스 발생기(52)는, 상기 칼럼래치 신호(COLLAT)의 선단(leading edge)에 응답하여 소정 시간동안 하이 레벨로 활성하는 제1 펄스(PUL1)를 발생한다.
상기 제1 펄스 발생기(52)는, 상기 칼럼래치 신호(COLLAT)를 수신하여 반전 출력하는 제1 반전부(53)와, 상기 칼럼래치 신호(COLLAT)와 상기 반전부의 출력 신호가 모두 활성할 때, 하이 레벨로 활성하는 상기 제1 펄스(PUL1)를 출력하는 제1 로직부(54)를 구비한다.
상기 제1 반전부(53)는 인버터로 이루어지며, 상기 제1 로직부(54)는 논리 게이트 예컨대, 하나의 낸드 게이트로 구성된다. 상기 제1 펄스(PUL1)는 상기 제1 반전부(53)를 구성하는 인버터의 개수에 의해 펄스 폭이 결정되며, 상기 마스터 클럭 발생기(58)의 입력신호로 제공된다.
상기 제2 펄스 발생기(55)는, 상기 데이터 입출력 명령신호(COLCYC)의 선단에 응답하여 소정 시간동안 로우 레벨로 활성하는 제2 펄스(PUL2)를 발생한다.
상기 제2 펄스 발생기(55)는, 상기 데이터 입출력 명령신호(COLCYC)를 수신하여 반전출력하는 제2 반전부(56)와, 상기 데이터 입출력 명령신호와 상기 제2 반전부(56)의 출력 신호가 모두 활성할 때 로우 레벨로 활성하는 상기 제2 펄스(PUL2)를 출력하는 제2 논리부(57)를 구비한다.
상기 제2 반전부(56)는 상기 제1 펄스 발생기(52)를 구성하는 제1 반전부(53)와 마찬가지로, 인버터로 이루어지며, 상기 제2 로직부(57)는 논리 게이트 예컨대 하나의 낸드 게이트와 하나의 인버터로 이루어진다. 상기 제2 펄스(PUL2)는 상기 제2 반전부(56)를 구성하는 인버터에 의해 펄스 폭이 결정되며, 상기 마스터 클럭 발생기(53)의 입력신호로 제공된다.
그리고, 상기 마스터 클럭 발생기(58)는, 상기 제1 펄스(PUL1)에 응답하여 활성되고 제2 펄스(PUL2)에 응답하여 비활성되는 상기 마스터 클럭(COLMASTER)을 발생한다.
상기 마스터 클럭 발생기(58)는, 그 소오스/드레인이 전원전압(Vcc)과 연결되고 상기 제1 펄스(PUL1)의 활성에 응답하여 인에이블되는 풀-업 트랜지스터(59)와, 그 소오스/드레인이 접지전압(Vss)과 연결되고 상기 제2 펄스(PUL2)의 활성에 응답하여 디스에이블되는 풀-다운 트랜지스터(60)를 구비한다. 그리고 상기 마스터 클럭 발생기(58)는 상기 풀-업 및 풀-다운 트랜지스터(59, 60)의 출력을 래치하여 출력하는 래치(61)를 더 구비한다.
바람직하게는, 상기 풀-업 트랜지스터(59) 및 풀-다운 트랜지스터(60)는 각각 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된다.
먼저, 상기 칼럼래치 신호(COLLAT)가 활성되어 상기 마스터 클럭 발생부(50)로 입력되면, 하이 레벨의 펄스를 가지는 제1 펄스(PUL1)가 발생된다. 상기 제1 펄스(PUL1)에 의해 풀-업 트랜지스터(59)가 인에이블되고 하이 레벨의 마스터 클럭(COLMASTER)이 발생된다.
상기 칼럼래치 신호(COLLAT)가 활성되고 일정 시간 후 상기 데이터 입출력 명령신호(COLCYC)가 입력되면, 로우 레벨의 펄스를 가지는 제2 펄스(PUL2)가 발생된다. 상기 제2 펄스에 의해 풀-다운 트랜지스터(60)가 인에이블되고, 로우 레벨(Vss)의 마스터 클럭(COLMASTER)이 발생된다.
도 5는 도 3에 도시된 본 발명의 메모리 장치를 구동하는 신호들의 타이밍도이다.
먼저, 본 발명에 따른 메모리 장치의 구동 신호 흐름을 살펴보면, 클럭(CLK)에 동기되어 입력되는 어드레스(Ai')는 칼럼래치 신호(COLLAT)의 선단에 응답하여 칼럼 어드레스(CAi)로 발생된다. 그리고, 상기 칼럼래치 신호(COLLAT)의 선단에 응답하여 마스터 클럭(COLMASTER)이 활성되고, 상기 칼럼 어드레스(CAi)는 상기 마스터 클럭(COLMASTER)을 일정시간 지연시킨 마스터 클럭 지연신호(COLMASTERD)에 응답하여, 디코딩된 칼럼 어드레스(DCAij)로 발생된다. 상기 디코딩된 칼럼 어드레스(DCAij)에 응답하여 해당 칼럼선택 신호(CSL)가 활성된다.
상기 칼럼선택 신호(CSL)의 활성에 응답하여 비트라인 데이터는 로컬 입출력 라인(IO, IOB)으로 전송되어 디벨로프된다. 입출력 라인(IO)과 상보 입출력 라인(IOB)에 발생된 비트라인 데이터의 전압차가 일정값(△VIO) 이상이 되면, 데이터 입출력 명령신호(COLCYC)의 선단에 응답하여 입출력 센스 앰프 인에이블신호(PIOSE)가 활성된다. 그리고, 상기 로컬 입출력 라인(IO, IOB)의 데이터가 독출 데이터(RD)로서 출력된다.
한편, 상기 데이터 입출력 명령신호(COLCYC)의 선단에 응답하여 상기 칼럼선택라인이 비활성된다. 이를 구체적으로 살펴보면, 상기 데이터 입출력 명령신호(COLCYC)의 선단에 응답하여 상기 마스터 클럭(COLMASTER)이 비활성되고, 상기 마스터 클럭(COLMASTER)의 후단에 응답하여 상기 마스터 클럭 지연신호(COLMASTERD)가 비활성된다. 그리고, 상기 마스터 클럭 지연신호(COLMASTERD)의 후단에 응답하여 디코딩된 칼럼 어드레스(DCAij)와 이에 해당되는 칼럼선택 신호(CSL)가 비활성된다.
계속해서, 도 5에 도시된 타이밍도를 참조하여 도 2 및 도 3에 도시된 반도체 장치의 동작을 설명한다.
먼저, 메모리 제어신호 발생부(10)로부터 발생된 칼럼래치 신호(COLLAT)와 데이터 입출력 명령신호(COLCYC)가 메모리 셀 제어부(20) 내의 마스터 클럭 발생부(50)로 입력되면, 도 4에 도시된 바와 같은 회로를 통해, 상기 칼럼래치 신호에 응답하여 활성되고 상기 데이터 입출력 명령신호에 응답하여 비활성되는 마스터 클럭(COLMASTER)이 발생된다. 상기 마스터 클럭(COLMASTER)은 상기 지연부(65)를 통해 일정시간 지연되어 출력된다.
한편, 어드레스(Ai')는 상기 칼럼래치 신호(COLLAT)가 입력되면 칼럼 어드레스 제어부(70)에 래치되고, 칼럼 어드레스(CAi)로 발생된다. 상기 칼럼 어드레스(CAi)와 마스터 클럭 지연신호(COLMASTERD)는 칼럼 디코딩부(80)로 입력되고, 디코딩된 칼럼 어드레스(DCAij)에 해당되는 칼럼선택라인을 구동하기 위한 칼럼선택 신호(CSL)가 활성화된다. 상기 칼럼선택 신호(CSL)에 의해 선택된 어드레스에 대응되는 비트라인 센스 앰프(34)와 로컬 입출력 라인(IO, IOB)이 연결되고, 비트라인 센스 앰프(34)에 의해 증폭된 비트라인 데이터는 로컬 입출력 라인(IO, IOB)에 디벨로프된다.
한편, 상기 칼럼래치 신호(COLLAT) 이후 입력되는 상기 데이터 입출력 명령신호(COLCYC)에 응답하여 입출력 센스앰프 제어부(90)가 인에이블되어 입출력 센스앰프 인에이블 신호(PIOSE)가 활성된다. 상기 입출력 센스앰프 인에이블 신호(PIOSE)에 의해 입출력 센스앰프(95)가 구동되고, 상기 로컬 입출력 라인(IO, IOB)에 디벨로프되어 있던 비트라인 데이터는, 독출 데이터(RD)로서 글로벌 입출력 라인으로 출력된다.
즉, 데이터 입출력 명령신호(COLCYC)가 인가되기 전 칼럼래치 신호(COLLAT)에 의해 칼럼선택 신호(CSL)가 활성화되어, 미리 로컬 입출력 라인(IO,IOB)에 데이터가 증폭되어 실리게 되며, 데이터 입출력 명령신호(COLCYC)가 인가되어 입출력 센스앰프(95)가 동작하면, 로컬 입출력 라인(IO, IOB)에 디벨로프된 데이터가 증폭되어 글로벌 입출력 라인에 출력된다.
따라서, 데이터 입출력 명령신호(COLCYC)가 입력된 후 칼럼선택신호(CSL)가 구동되고, 로컬 입출력 라인쌍(IO, IOB)의 데이터가 일정한 전압차이(△VIO)가 나타난 후에야 비로소 데이터(RD)가 출력되는 종래의 경우와 비교하여 볼 때, 마스터 클럭(COLMASTER) 발생이나, 칼럼 디코딩, 칼럼 선택라인 활성화, 및 로컬 입출력 라인쌍(IO, IOB)에 일정 전압차 발생 등에 소요되는 시간이 절약된다. 그 결과, 데이터 입출력 명령신호(COLCYC)로부터 데이터가 출력되는데 소요되는 tDAC가 감소된다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는, 어드레스가 입력되는 칼럼래치 신호에 응답하여 칼럼선택라인을 미리 활성화시켜 둔 상태에서, 상기 어드레스의 수신 명령 신호인 데이터 입출력 명령신호가 인가되기 때문에, 데이터 입출력 명령신호 인가 후 빠른 속도로 입출력 센스 앰프가 구동되게 하여 데이터를 출력시킬 수 있다. 따라서, 칼럼 선택 속도가 개선되며, 결과적으로 데이터 입출력 명령신호로부터 데이터가 출력되는 시간인 tDAC가 감소되어 데이터 독출 속도가 향상된다.

Claims (13)

  1. 메모리 장치의 칼럼선택라인 구동회로에 있어서,
    칼럼 어드레스를 래치시키는 칼럼래치 신호에 응답하여 인에이블되고, 상기 칼럼 어드레스의 명령신호인 데이터 입출력 명령신호에 응답하여 디스에이블되는 칼럼선택 신호를 발생하는 칼럼선택라인 구동부를 구비하는 것을 특징으로 하는 칼럼선택라인 구동회로.
  2. 제1항에 있어서, 상기 칼럼 선택라인 구동부는,
    상기 칼럼래치 신호에 응답하여 인에이블되고, 상기 데이터 입출력 명령신호에 응답하여 디스에이블되는 마스터 클럭을 발생하는 마스터 클럭 발생부;
    상기 칼럼래치 신호에 응답하여 입력되는 어드레스를 칼럼 어드레스로 발생하는 칼럼 어드레스 래치부;
    상기 마스터 클럭과 상기 칼럼 어드레스를 입력하여 상기 칼럼 어드레스에 해당되는 칼럼선택라인을 구동하는 칼럼 디코딩부를 구비하는 것을 특징으로 하는 칼럼 선택라인 구동회로.
  3. 제2항에 있어서, 상기 마스터 클럭 발생부는.
    상기 칼럼래치 신호의 선단에 응답하여 소정 시간동안 활성하는 제1 펄스를 발생하는 제1 펄스 발생기;
    상기 데이터 입출력 명령신호의 선단에 응답하여 소정 시간동안 활성하는 제2 펄스를 발생하는 제2 펄스 발생기; 및
    상기 제1 펄스에 응답하여 활성되고 제2 펄스에 응답하여 비활성되는 상기 마스터 클럭을 발생하는 마스터 클럭 발생기를 구비하는 것을 특징으로 하는 칼럼 선택라인 구동회로.
  4. 제3항에 있어서, 상기 제1 펄스발생기는,
    상기 칼럼래치 신호를 수신하여 반전 출력하는 반전부;
    상기 칼럼래치 신호와 상기 반전부의 출력 신호가 모두 활성할 때, 하이 레벨로 활성하는 상기 제1 펄스를 출력하는 로직부를 구비하는 것을 특징으로 하는 칼럼 선택라인 구동회로.
  5. 제3항에 있어서, 상기 제2 펄스발생기는,
    상기 데이터 입출력 명령신호를 수신하여 반전출력하는 반전부;
    상기 데이터 입출력 명령신호와 상기 반전부의 출력 신호가 모두 활성할 때, 로우 레벨로 활성하는 상기 제2 펄스를 출력하는 논리부를 구비하는 것을 특징으로 하는 칼럼 선택라인 구동회로.
  6. 제3항에 있어서, 상기 마스터 클럭 발생기는,
    그 소오스/드레인이 전원전압과 연결되고 상기 제1 펄스의 활성에 응답하여 인에이블되는 풀-업 트랜지스터;
    그 소오스/드레인이 접지전압과 연결되고 상기 제2 펄스의 활성에 응답하여 디스에이블되는 풀-다운 트랜지스터; 및
    상기 풀-업 및 풀-다운 트랜지스터의 출력을 래치하여 출력하는 래치를 구비하는 것을 특징으로 하는 칼럼 선택라인 구동회로.
  7. 제2항에 있어서, 상기 칼럼 선택라인 구동부는,
    상기 마스터 클럭 신호를 입력하고 일정시간 지연시켜 출력하는 지연부를 더 구비하는 것을 특징으로 하는 칼럼 선택라인 구동회로.
  8. 제1항에 있어서, 상기 메모리 장치는 램버스 디램(Rambus DRAM)인 것을 특징으로 하는 칼럼 선택라인 구동회로.
  9. 칼럼 어드레스를 래치시키는 칼럼래치 신호와 상기 칼럼 어드레스의 수신을 명령하는 데이터 입출력 명령신호에 응답하여 입력되는 어드레스를 디코딩하고, 해당되는 칼럼선택라인을 구동하는 칼럼선택라인 구동부;
    상기 메모리 장치의 비트라인 데이터를 감지 증폭하는 비트라인 센스 앰프와, 상기 칼럼선택라인의 활성에 응답하여, 상기 증폭된 비트라인 데이터를 로컬 입출력 라인(local IO line)으로 전송하는 칼럼 선택기;
    상기 데이터 입출력 명령신호에 응답하여 활성되는 입출력 센스앰프 인에이블 신호를 발생하는 입출력 센스앰프 제어부; 및
    상기 로컬 입출력 라인으로 전송된 비트라인 데이터를 감지 증폭하고, 상기 입출력 센스앰프 인에이블 신호의 활성화에 의해, 상기 로컬 입출력 라인 데이터를 글로벌 입출력 라인(gloval IO line)으로 전송하는 입출력 센스 앰프를 구비하고,
    상기 칼럼선택라인은 상기 칼럼래치 신호에 응답하여 인에이블되고, 상기 데이터 입출력 명령신호에 응답하여 디스에이블되는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 칼럼 선택라인 구동부는,
    상기 칼럼래치 신호에 응답하여 인에이블되고, 상기 데이터 입출력 명령신호에 응답하여 디스에이블되는 마스터 클럭을 발생하는 마스터 클럭 발생회로;
    상기 칼럼래치 신호에 응답하여 입력되는 어드레스를 칼럼 어드레스로 발생하는 칼럼 어드레스 래치부;
    상기 마스터 클럭 신호와 상기 칼럼 어드레스를 입력하여 상기 칼럼 어드레스에 해당되는 칼럼선택라인을 구동하는 칼럼 디코딩부를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 메모리 장치의 구동방법에 있어서,
    (a) 어드레스를 입력하는 단계;
    (b) 칼럼래치 신호의 선단에 응답하여 칼럼 어드레스를 발생하고 해당 칼럼 선택라인을 활성화하는 단계;
    (c) 상기 칼럼선택라인의 활성화에 응답하여 비트라인 센스 앰프에 의해 증폭된 데이터를 로컬 입출력라인으로 전송하는 단계;
    (d) 데이터 입출력 명령신호의 선단에 응답하여 입출력 센스 앰프 인에이블 신호를 활성화하여 상기 로컬 입출력라인의 데이터를 글로벌 입출력라인으로 전송하는 단계; 및
    (e) 상기 데이터 입출력 명령신호의 선단에 응답하여 상기 칼럼선택라인을 비활성하는 단계를 구비하는 것을 특징으로 하는 메모리 장치 구동방법.
  12. 제10항에 있어서, 상기 (b) 단계는,
    (b1) 칼럼래치 신호에 응답하여 입력된 상기 어드레스를 상기 칼럼 어드레스로 발생하고, 마스터 클럭을 발생하는 단계;
    (b2) 상기 마스터 클럭과 상기 칼럼 어드레스를 수신하여 프리 디코딩된 칼럼 어드레스를 발생하는 단계; 및
    (b3) 상기 프리 디코딩된 칼럼 어드레스에 해당되는 칼럼선택라인을 활성화하는 단계를 구비하는 것을 특징으로 하는 메모리 장치 구동방법.
  13. 입출력 센스 앰프를 가지는 메모리 장치의 칼럼 선택라인 구동 방법에 있어서,
    (a) 어드레스를 입력하는 단계;
    (b) 칼럼래치 신호에 응답하여 입력된 상기 어드레스를 상기 칼럼 어드레스로 발생하고, 마스터 클럭을 발생하는 단계;
    (c) 상기 마스터 클럭과 상기 칼럼 어드레스를 수신하여 프리 디코딩된 칼럼 어드레스를 발생하는 단계;
    (d) 상기 프리 디코딩된 칼럼 어드레스에 해당되는 칼럼선택라인을 활성화하는 단계; 및
    (e) 상기 입출력 센스 앰프의 구동을 제어하는 데이터 입출력 명령신호의 선단에 응답하여 상기 칼럼 선택라인을 비활성하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 칼럼 선택라인 구동방법.
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JP26093499A JP4125451B2 (ja) 1998-09-17 1999-09-14 カラム選択速度が改善されたカラム選択ライン駆動回路を具備したメモリ装置
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056002A (ko) * 2001-12-27 2003-07-04 삼성전자주식회사 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생회로
KR100702299B1 (ko) * 1999-06-29 2007-03-30 주식회사 하이닉스반도체 컬럼 패스 회로

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396882B1 (ko) * 2000-10-24 2003-09-02 삼성전자주식회사 칼럼 선택 라인 인에이블 시점을 조절하기 위한 칼럼어드레스디코더와 디코딩 방법 및 칼럼 어드레스 디코더를구비하는 반도체 메모리 장치
KR100427038B1 (ko) * 2000-12-26 2004-04-14 주식회사 하이닉스반도체 컬럼 어드레스 버퍼장치
KR100402245B1 (ko) 2001-09-18 2003-10-17 주식회사 하이닉스반도체 메모리 장치
DE10154066B4 (de) * 2001-11-02 2004-02-12 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers
US6608797B1 (en) * 2002-04-18 2003-08-19 United Memories, Inc. Automatic delay technique for early read and write operations in synchronous dynamic random access memories
KR100416622B1 (ko) * 2002-04-27 2004-02-05 삼성전자주식회사 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치
KR100505683B1 (ko) 2003-04-10 2005-08-02 삼성전자주식회사 칼럼선택라인들 간의 스큐를 감소시킬 수 있는칼럼선택라인 구동 스킴을 갖는 반도체 메모리장치 및이의 칼럼선택라인 구동방법
KR100596435B1 (ko) * 2003-12-17 2006-07-05 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치
KR100945805B1 (ko) * 2008-08-08 2010-03-10 주식회사 하이닉스반도체 센스 앰프를 제어하는 반도체 집적 회로
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
KR102222968B1 (ko) 2014-09-01 2021-03-04 삼성전자주식회사 어드레스 정렬기 및 이를 포함하는 메모리 장치
US11955163B2 (en) * 2022-07-28 2024-04-09 Elite Semiconductor Microelectronics Technology Inc. Method and circuit for adaptive column-select line signal generation

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09120678A (ja) * 1995-10-25 1997-05-06 Sony Corp 半導体記憶装置およびそのビット線選択方法
JPH10163451A (ja) * 1996-12-02 1998-06-19 Hitachi Ltd 半導体記憶装置
KR100240419B1 (ko) * 1997-03-18 2000-01-15 윤종용 반도체 메모리 장치 및 그것의 데이터 독출 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702299B1 (ko) * 1999-06-29 2007-03-30 주식회사 하이닉스반도체 컬럼 패스 회로
KR20030056002A (ko) * 2001-12-27 2003-07-04 삼성전자주식회사 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생회로

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