KR100702299B1 - 컬럼 패스 회로 - Google Patents

Abstract

본 발명은 동작마진 및 프리차지 시간을 충분히 확보하도록 한 컬럼 패스 회로에 관한 것으로, 컬럼 디코더가 인에이블되어 데이터를 데이터 출력 라인으로 보내게 되면 컬럼 디코더의 동작이 바로 디스에이블되고 데이터 버스 라인이 프리차지되므로, 현재의 동작에 대해 충분한 동작마진을 확보하면서 동작 사이클을 높이게 된다.

Description

컬럼 패스 회로{Column path circuit}

도 1은 종래의 컬럼 패스 회로도,

도 2는 도 1의 동작 타이밍도,

도 3은 본 발명의 실시예에 따른 컬럼 패스 회로도

도 4는 도 3의 동작 타이밍도,

도 5는 본 발명의 다른 실시예에따른 컬럼 패스 회로도,

도 6은 본 발명의 또다른 실시예에 따른 컬럼 패스 회로도,

도 7은 도 6의 동작 타이밍 도이다.

<도면의 주요부분에 대한 부호의 설명>

1 : 비트라인 센스앰프 2, 3 : 비트라인

4 : 컬럼 전달부 6 : 컬럼 디코더

7, 8 : 데이터 버스라인 9 : 데이터 버스 프리차지부

11 : 프리차지 제어부 14 : 동작 제어부

15 : 데이터 버스 센스앰프 16, 17 : 데이터 출력 라인

18 : 감지수단 20 : 디코더 제어수단

본 발명은 컬럼 패스 회로에 관한 것으로, 보다 상세하게는 외부로부터의 컬럼 어드레스를 입력받아 센싱처리한 후 출력시키는 컬럼 패스 회로에 관한 것이다.

일반적인 반도체 메모리 소자의 컬럼 패스 회로는 도 1과 같이 구성된다.

도 1에서, 컬럼 디코더(6)는 입력되는 컬럼 어드레스 신호 (ay01, ay23, ay45)를 디코딩하여 선택되는 비트라인 센스앰프(1)의 비트라인(2,3)의 데이터 신호를 컬럼 전달부(4)를 통해 상기 데이터 버스 라인(7,8)으로 전달시킨다. 상기 컬럼 디코더(6)는 입력되는 컬럼 어드레스 신호 (ay01, ay23, ay45)와 컬럼 패스 제어신호 (yi_en)에 의해 동작하는데, 상기 컬럼 패스 제어신호(yi_en)는 미리 정해진 펄스폭을 갖는다.

데이터 버스 프리차지부(9)는 프리차지 제어부(11)의 제어신호(10)에 의해 상기 데이터 버스 라인(7, 8)을 초기에 일정 레벨(예컨데, 하이레벨)의 전위로 프리차지시키고 있다가 상기 컬럼 전달부(4)를 통해 전위차가 있는 데이터 신호를 인가받아 데이터 버스 센스앰프(15)로 보낸다.

상기 데이터 버스 센스앰프(15)는 동작 제어부(14)로부터의 제어신호(sa_stb)가 입력됨에 따라 동작하여 상기 데이터 버스 프리차지부(9)를 통해 인가된 데이터 버스 라인(7, 8)의 데이터 신호를 감지증폭하고, 그 결과를 데이터 출력 라인(16, 17; dob, do)으로 보낸다.

도 2는 도1의 동작 타이밍도로서, t1과 t4는 컬럼 패스가 동작하는 두 개의 연속적인 동작을 컬럼 패스 제어신호(yi_en)를 기준으로 나타낸 것이다. t1에서 t4까지의 시간을 컬럼 사이클이라고 칭하는데, 이 시간은 t1에서 t3까지의 컬럼 디코더 인에이블 시간과 t3에서 t4까지의 데이터 라인 프리차지 시간으로 나누어진다.

여기서, 상기 컬럼 디코더 인에이블 인에이블 시간은 라이트 동작시의 동작마진을 확보하기 위해 일정시간 이상의 펄스폭을 가질 것이 요구되고, 리드 동작시에도 동작 마진을 확보하기 위해 즉 데이터 버스 라인(7, 8)에 충분한 데이터가 전달되도록 하기 위해 미리 정해진 시간이 필요하다. 상기 데이터 라인 프리차지 시간 역시 데이터 라인을 초기화시킨 후 다음 동작에서 오동작이 발생되지 않도록 하기 위해 최소한의 시간이 요구된다.

그런데, 고속동작을 수행하기 위해 t1에서 t4까지의 시간인 컬럼 사이클 시간을 줄이게 되면 펄스폭을 늘리는 경우는 프리차지 동작이 제대로 수행되지 않거나 혹은 펄스폭이 너무 좁아서 오동작을 수행하는 문제가 발생된다.

따라서 본 발명은 상기한 종래 사정을 감안하여 이루어지 것으로, 동작마진 및 프리차지 시간을 충분히 확보하도록 한 컬럼 패스 회로를 제공함에 목적이 있다.

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상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 컬럼 패스 회로는, 컬럼 패스 제어신호의 활성화시 감지수단의 출력신호의 상태에 따라 서로 다른 레벨을 갖는 제어신호를 출력하는 디코더 제어수단; 제어신호에 의해 입력된 다수개의 컬럼 어드레스 신호를 디코딩하는 컬럼 디코더; 컬럼 디코더의 디코딩 결과에 따라 선택되는 비트라인의 데이터 신호를 데이터 출력 라인으로 보내는 데이터 버스 센스 앰프; 및 데이터 버스 센스앰프에서의 데이터 출력을 감지하는 감지수단을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 컬럼 패스 회로도로서, 참조부호 1은 메모리 셀의 데이터를 감지증폭하는 비트라인 센스앰프이고, 4는 컬럼 선택 신호(Yi)에 의해 선택된 비트라인 센스앰프(1)의 데이터를 데이터 버스 라인(7,8)으로 전달하는 컬럼 전달부이며, 6은 컬럼 어드레스 신호(ay01, ay23, ay45)와 컬럼 패스 제어신호(yi_en)에 동작하며 상기 컬럼 선택 신호(Yi)를 발생시키는 컬럼 디코더이다.

참조부호 9는 데이터 버스 프리차지부이고, 11은 상기 컬럼 패스 제어신호(yi_en)에 의해 상기 데이터 버스 프리차지부(9)의 동작을 제어하는 복수의 인버터로된 프리차지 제어부이며, 15는 상기 데이터 버스 프리차지부(9)와 데이터 출력 라인 (16, 17)사이에 접속된 데이터 버스 센스앰프이며, 14는 상기 컬럼 패스 제어신호(yi_en)를 이용하여 상기 데이터 버스 센스앰프(15)의 동작을 제어하는 다수의 인버터로 된 동작 제어부이다.

참조부호 18은 상기 데이터 버스 센스앰프(15)에서 데이터 출력 라인(16, 17)으로 데이터를 보내고 있는지를 감지하는 감지수단이다. 이 감지수단(18)은 상기 데이터 출력 라인(16,17)의 신호를 입력으로 하는 낸드게이트로 구성된다.

참조부호 20은 상기 데이터 신호가 상기 데이터 출력 라인(16, 17)으로 전달된 이후에 상기 컬럼 디코더(6)의 동작을 디스에이블시키는 디코더 제어수단이다.

이 디코더 제어수단(20)은 상호 직렬로 접속되고 상기 컬럼 패스 제어신호(yi_en)를 게이트로 입력받는 PMOS트랜지스터(P1)와 NMOS트랜지스터(N2), 상기 PMOS 트랜지스터(P1)와 NMOS트랜지스터(N2) 사이에 접속되고 게이트로 상기 감지수단(18)의 출력신호를 입력받는 NMOS트랜지스터(N1) 및, 상기 MOS트랜지스터들의 출력단자의 신호를 래치하는 래치(21)와, 상기 컬럼 패스 제어신호(yi_en) 와 상기 래치(21)의 출력신호를 입력받아 디코딩하여 그 결과를 상기 컬럼 디코더(6)로 보내는 낸드게이트(ND)와 인버터(Ⅰ1)로 구성된다.

상기와 같이 구성된 본 발명의 실시예에 따른 동작에 대해 도 4의 동작 타이밍도를 기초로 설명하면 다음과 같다.

컬럼 패스 제어신호(yi_en)는 대기시에 로우(L)레벨 상태를 유지한다. 그에 따라 디코더 제어수단(20)내의 래치(21)의 출력신호는 하이레벨 상태를 유지한다.

이후 상기 컬럼 패스 제어신호(yi_en)의 전위가 하이상태로 되면 상기 래치(21)의 출력신호가 하이레벨을 유지하므로 디코더 제어수단(20)의 출력신호는 하이레벨이 되어 컬럼 디코더(6)를 동작시킨다. 그 컬럼 디코더(6)의 컬럼 선택신호 (Yi)에 의해 컬럼 전달부(4)는 선택된 비트라인 센스앰프(1)의 데이터를 데이터 버스 라인 (7, 8)으로 전달한다.

그 데이터 버스 라인(7, 8)에 연결되어 있는 데이터 버스 프리차지부(9)는 초기 대기상태의 경우 프리차지 제어부(11)로부터의 신호에 의해 상기 데이터 버스라인(7, 8)의 전위를 일정 레벨(예컨대, Vcc 레벨)로 프리차지시키고 있다가, 상기 디코더 제어수단(20)의 출력신호가 하이레벨로 됨에 따라 프리차지 제어부(11)의 출력신호 (10)의 전위가 하이레벨로 되고, 그 출력신호(10)에 의해 데이터 버스 프리차지부(9)내의 PMOS트랜지스터를 턴오프시킴으로써 상기 데이터 버스 라인(7, 8)의 전위차가 있는 데이터 신호를 데이터 버스 센스앰프(15)로 인가한다.

이후 상기 데이터 버스 센스앰프(15)가 동작 제어부(14)의 제어신호(sa_stb)에 의해 동작하여 데이터 출력라인(16, 17)으로 데이터를 보내게 되면 감지수단(18)에서는 하이레벨의 신호를 상기 디코더 제어수단(20)내의 NMOS트랜지스터(N1)로 보낸다. 그에 따라, 상기 디코더 제어수단(20)내의 래치(21)의 출력신호가 로우레벨이 되어 최종적으로 디코더 제어수단(20)의 출력신호도 역시 로우레벨이 되고, 상기 컬럼 디코더(6)의 동작이 디스에이블된다. 아울러, 상기 디코더 제어수단(20)의 출력 신호가 로우레벨이므로 프리차지 제어부(11)의 출력신호가 로우레벨이 되어 데이터 버스 프리차지부(9)는 상기 데이터 버스 라인(7, 8)을 대기 상태(일정 레벨로 프리차지시킨 상태)로 만든다.

본 5도는 본 발명의 다른 실시예에 다른 컬럼 패스 회로도로서, 도 3과 차이나는 점은 데이터 버스 프리차지부 없이 바로 컬럼 전달부(4)와 데이터 버스 센스앰프(15)를 데이타 버스 라인 (7, 8)으로 바로 연결시켰다는 점과 디코더 제어수단(20)의 내부회로 구성이 다르다는 점이다.

도 5의 디코더 제어수단(20)은 컬럼 패스 제어신호(yi_en)와 감지수단(18)으로부터의 출력신호(19)를 입력받아 낸드처리하는 낸드게이트(ND1)와, 이 낸드게이트(ND1)의 출력신호와 상기 컬럼 패스 제어신호(yi_en)를 입력받아 낸드처리하는 낸드 게이트(ND2) 및, 이 낸드게이트(ND2)의 출력신호를 반전시키는 인버터(I2)로 구성된다.

상기한 구성의 도 5의 동작에 대해 설명하면, 컬럼 패스 제어신호(yi_en)는 대기시에 로우(L)레벨 상태를 유지한다. 그에 따라 디코더 제어수단(20)의 출력신호는 로우레벨이고 동작 제어부(14)의 출력신호(sa_stb)가 로우레벨이 되므로 데이터 출력 라인(16, 17)의 전위는 모두 하이레벨이 된다.

상기 하이레벨로 된 데이터 출력 라인(16, 17)의 신호에 의해 감지수단(18)에서는 로우레벨의 신호를 상기 디코더 제어수단(20)으로 보낸다. 그에 따라, 상기 디코더 제어수단(20)내의 낸드게이트(ND1)의 출력신호는 하이레벨로 된다.

이후, 상기 컬럼 패스 제어신호(yi_en)의 전위가 하이상태로 되면 그 디코더 제어수단(20)의 출력신호는 하이레벨이 되어 컬럼 디코더(6)의 동작을 인에이블시키고, 그 컬럼 디코더(6)의 컬럼 선택신호(Yi)에 의해 컬럼 전달부(4)는 선택된 비트라인 센스앰프(1)의 데이터를 데이터 버스 라인(7, 8)을 통해 데이터 버스 센스앰프(15)로 보낸다.

이후, 상기 데이터 버스 센스앰프(15)가 동작 제어부(14)의 제어신호(sa_stb)에 의해 동작하여 데이터 출력 라인(16, 17)으로 데이터를 보내게되면 감지수단(18)에서는 하이레벨의 신호를 상기 디코더 제어수단(20)내의 낸드게이트(ND1)로 보낸다. 그에 따라, 상기 디코더 제어수단(20)의 출력신호가 로우레벨이 되고, 상기 컬럼 디코더(6)의 동작이 디스에이블된다.

도 6은 본 발명의 또다른 실시예에 따른 컬럼 패스 회로도로서, 도 3과 차이나는 점은 데이터 버스 프리차지부 없이 바로 컬럼 전달부(4)와 데이터 버스 센스앰프(15)를 데이터 버스 라인(7, 8)으로 바로 연결시켰다는 점과 디코더 제어수단(20)의 내부회로 구성이 다르다는 점이다.

도 6의 상기 디코더 제어수단(20)은 각각 일 입력단자로 컬럼 패스 제어신호(yi_en)와 감지수단(18)의 출력신호를 입력받고 다른 입력단자로는 상호간의 출력신호가 피드백되게 접속된 노어 게이트(NOR1, NOR2)로 된 래치와, 이 노어 래치(NOR1, NOR2)의 출력신호를 반전시키는 인버터(I3)로 구성된다.

도 7은 도 6의 동작 타이밍도로서, 그 동작은 도 3의 실시예 동작과 동일하고 다만 차이나는 것는 컬럼 패스 제어신호(yi_en)가 펄스형태로 입력되어 컬럼 디코더(6)의 동작 시작 시간만을 알려준다는 점이 차이난다.

동 도면에서, 컬럼 패스 제어신호(yi_en)는 대기시에 로우(L)레벨 상태를 유지한다. 그리고 대기시의 경우 감지수단(18)의 출력신호는 로우레벨이므로 상기 디코더 제어수단(20)의 출력신호는 로우레벨이 된다. 이후, 상기 컬럼 패스 제어신호(yi_en)가 하이레벨로 되면 디코더 제어수단(20)에서는 노어 래치에 의해 상기 컬럼 패스 제어신호(yi_en)의 펄스폭보다는 넓은 펄스폭을 지닌 신호(yi_en2)를 출력하게 된다.

그에 따라, 컬럼 디코더(6)에서 출력되는 컬럼 선택신호(Yi)는 하이레벨이 되어 컬럼 전달부(4)를 인에이블시켜 비트라인 센스앰프(1)의 데이터를 데이터 버스 라인(7, 8)을 통해 데이터 버스 센스앰프(15)로 보낸다.

이후, 상기 데이터 버스 센스앰프(15)가 동작 제어부(14)의 제어신호(sa_stb)에 의해 동작하여 데이터 출력 라인(16, 17)으로 데이터를 보내게 되면 감지수단(18)에서는 하이레벨의 신호를 상기 디코더 제어수단(20)으로 보낸다.

상기 감지수단(18)에서 하이레벨의 신호를 상기 디코더 제어수단(20)으로 보낼 때는 이미 컬럼 패스 제어신호(yi_en)의 레벨은 로우레벨 상태이다.

따라서, 상기 디코더 제어수단(20)의 노어게이트(NOR1)의 출력신호는 로우레벨이 되고 노어게이트(NOR2)의 출력신호가 하이레벨로 되어 인버터(I3)을 거쳐 로우레벨로 되므로, 상기 컬럼 디코더 (6)의 동작이 디스에이블된다.

이상 설명한 바와 같이, 본 발명에 의하면, 컬럼 디코더가 인에이블되어 데이터를 데이터 출력 라인으로 보내게 되면 컬럼 디코더의 동작이 바로 디스에이블되고 데이터 버스 라인이 프리차지되므로, 현재의 동작에 대해 충분한 동작마진을 확보하면서 동작 사이클을 높이게 된다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (9)

1. 컬럼 패스 제어신호의 활성화시 감지수단의 출력신호의 상태에 따라 서로 다른 레벨을 갖는 제어신호를 출력하는 디코더 제어수단;

   상기 제어신호에 의해 입력된 다수개의 컬럼 어드레스 신호를 디코딩하는 컬럼 디코더;

   상기 컬럼 디코더의 디코딩 결과에 따라 선택되는 비트라인의 데이터 신호를 데이터 출력 라인으로 보내는 데이터 버스 센스 앰프; 및

   상기 데이터 버스 센스앰프에서의 데이터 출력을 감지하는 상기 감지수단

   을 포함하는 것을 특징으로 하는 컬럼 패스 회로.
2. 제 1 항에 있어서,

   상기 감지수단은 상기 데이터 버스 센스앰프의 출력신호와 그 출력신호를 반전시킨 신호를 입력으로 하는 낸드게이트인 것을 특징으로 하는 컬럼 패스 회로
3. 제 1항에 있어서, 상기 디코더 제어수단은

   상기 컬럼 패스 제어신호 및 상기 감지수단의 출력신호에 따라 서로 다른 레벨을 갖는 신호를 래치하여 출력하는 구동수단; 및

   상기 구동수단의 출력 및 상기 컬럼 패스 제어신호를 논리 조합하여 상기 제어신호를 출력하는 제 1 논리조합부

   를 포함하는 것을 특징으로 하는 컬럼 패스 회로.
4. 제 3항에 있어서, 상기 구동수단은

   전원전압단과 제 1 노드 사이에 연결되어 게이트로 상기 컬럼 패스 제어신호를 인가받는 PMOS 트랜지스터;

   상기 제 1 노드와 접지전압단 사이에 직렬 연결되어 각각의 게이트로 상기 감지수단의 출력신호 및 상기 컬럼 패스 제어신호를 인가받는 제 1 및 제 2 NMOS 트랜지스터; 및

   상기 제 1 노드의 신호를 인가받아 래치하여 출력하는 래치

   를 포함하는 것을 특징으로 하는 컬럼 패스 회로.
5. 제 3항에 있어서,

   상기 제 1 논리조합부는 앤드 로직 회로로 구성되는 것을 특징으로 하는 컬럼 패스 회로.
6. 제 1항에 있어서, 상기 디코더 제어수단은

   상기 컬럼 패스 제어신호 및 상기 감지수단의 출력신호를 논리 조합하여 출력하는 제 2 논리 조합부; 및

   상기 컬럼 패스 제어신호 및 상기 제 2 논리 조합부의 출력을 논리 조합하여 출력하는 제 3 논리 조합부

   를 포함하는 것을 특징으로 하는 컬럼 패스 회로.
7. 제 6항에 있어서,

   상기 제 2 논리조합부는 앤드 로직 회로로 구성되는 것을 특징으로하는 컬럼 패스 회로.
8. 제 1항에 있어서, 상기 디코더 제어수단은

   상기 감지수단의 출력신호에 따라 상기 컬럼 패스 제어신호를 래치하여 출력하는 래치 수단; 및

   상기 래치 수단의 출력을 인가받아 반전하여 출력하는 인버터

   를 포함하는 것을 특징으로 하는 컬럼 패스 회로.
9. 제 8항에 있어서,

   상기 래치 수단은 상호간이 출력신호가 크로스 피드백되게 접속된 노어 게이트로 구성되는 것을 특징으로 하는 컬럼 패스 회로.

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