JP4125451B2 - カラム選択速度が改善されたカラム選択ライン駆動回路を具備したメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリ装置に係り、特にカラム選択速度が改善されたカラム選択ライン駆動回路を具備したメモリ装置に関する。
【０００２】
【従来の技術】
一般に、コンピュータシステムの性能の向上のためにはCPUの動作速度の向上と共に、CPUが要求するデータ、プログラムなどを貯蔵するためのメモリ装置の動作速度の向上が要求される。最近、メモリ装置の動作速度を向上させるために高速ページモードDRAM(fast pagemode DRAM)、EDO(Extended Data Output)DRAM、SDRAM、DDR(Double Data Rate)DRAM、ラムバスDRAMなどが開発されており、これらは単位時間当りに伝送される入出力データ量(bandwidth）の増加を通じてメモリ装置の高速化を追求している。
【０００３】
しかし、このような高速メモリ装置のうち、特にアドレスとアドレスの受信命令とが相異なる時点から入力されるメモリ装置、例えばラムバスDRAMの場合、アドレスの受信命令が入力された時点からデータ(RD)が出力されるまでの所要時間(data access time、以下tDAC）の制約により動作速度が制限される。これを図1に示されたタイミング図に基づいて説明する。
【０００４】
図1は、従来のメモリ装置においてtDACを制限する要素を説明するために示したタイミング図である。
【０００５】
図1を参照すれば、システムクロックCLKに同期されて入力されるアドレスAiは、カラムラッチ信号COLLATに応答してカラムアドレスCAiとして発生され、引続き入力されるデータ入出力命令信号COLCYCに応答してマスタクロックCOLMASTERが発生される。
【０００６】
前記マスタクロックCOLMASTERに応答して、デコーディングされたカラムアドレスDCAijが発生され、デコーディングされたカラムアドレスDCAijに該当するカラム選択ラインを駆動するカラム選択信号CSLが活性化される。
【０００７】
このようにカラム選択信号CSLがハイレバルに活性化されると、ビットラインセンスアンプにより増幅されたデータがローカル入出力ライン対IO、IOBに載せられる。その結果、入出力ラインIOと相補入出力ラインIOBには電圧差が発生し、電圧差が一定値(△VIO)以上となる時点で、データ入出力命令信号COLCYCにより入出力センスアンプイネーブル信号PIOSEがイネーブルされて、データRDが出力される。
【０００８】
ここで、アドレスの受信命令が入力される時点、即ち、データ入出力命令信号COLCYCの活性化時点からデータRDが出力されるまでの時間であるtDACは、メモリ装置の動作速度、特に読出速度(read speed)を決定するパラメータである。
【０００９】
【発明が解決しようとする課題】
しかし、前述した従来の技術によれば、カラム選択信号CSLが単にデータ入出力命令信号COLCYCにより駆動されるために、tDACが大きい。即ち、データ入出力命令信号COLCYCによりカラム選択信号CSLが活性化され、これによりローカル入出力ライン対IO、IOBにデータが展開されて一定の電圧差(△VIO)が入出力ライン対IO、IOBに現れた後に、初めてデータRDが出力される。そして、ローカル入出力ライン対IO、IOBにデータが展開されるためには、マスタクロック(COLMASTER）発生、カラムデコーディング及びカラム選択ライン活性化などが必要であり、このようなそれぞれの動作には一定時間がかかるので、メモリ装置の動作速度が制限される。
【００１０】
このように、従来の技術によれば、データ入出力命令信号COLCYCの活性化に応答してカラム選択信号CSLが活性化されるために、データの読出速度が遅れる問題がある。
【００１１】
本発明が解決しようとする技術的な課題は、読出動作速度が改善されたカラム選択ライン駆動回路を具備したメモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記課題を達成するための本発明に係るメモリ装置は、カラムアドレスをラッチさせるカラムラッチ信号と、前記カラムラッチ信号が活性化された後に活性化され、入出力センスアンプイネーブル信号の活性化を命令するデータ入出力命令信号とに従って、前記カラムアドレスをデコーディングして、該当されるカラム選択ラインを駆動するカラム選択ライン駆動部と、メモリセルアレイのビットラインデータを感知増幅するビットラインセンスアンプと、前記カラム選択ラインの活性化に応答し、データ読出時には、前記増幅されたビットラインデータをローカル入出力ラインに伝送するカラム選択器と、前記データ入出力命令信号に応答して活性化される入出力センスアンプイネーブル信号を発生する入出力センスアンプ制御部と、データ読出時には、前記ローカル入出力ラインに伝送されたビットラインデータを感知増幅し、前記入出力センスアンプイネーブル信号の活性化により、前記ローカル入出力ラインデータをグロ−バル入出力ラインに伝送する入出力センスアンプとを具備し、前記カラム選択ライン駆動部が、前記カラムラッチ信号に応答してイネーブルされ、前記データ入出力命令信号に応答してディスエーブルされるマスタクロックを発生するマスタクロック発生回路と、前記カラムラッチ信号に応答して入力されるアドレスを前記カラムアドレスとして発生するカラムアドレスラッチ部と、前記マスタクロックを遅延させた信号及び前記カラムアドレスを入力して、前記カラムアドレスに該当される前記カラム選択ラインを駆動するカラムデコーディング部とを具備し、前記カラム選択ラインを、前記マスタクロックを遅延させた信号のイネーブルに従ってイネーブルした後、前記マスタクロックを遅延させた信号のディスエーブルに従ってディスエーブルすることを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態をさらに詳しく説明する。
【００２０】
図2は本実施の形態に係るメモリ装置の概略的なブロック図であって、アドレスとアドレスの受信命令とが相異なる時点から入力されるラムバスDRAMの場合を例として説明する。
【００２１】
本実施の形態に係るメモリ装置は、インタフェース部10、メモリセル制御部20、及びメモリセルアレイ部30を具備する。
【００２２】
前記インターフェース部10は、入力ピン(図示せず)を通してクロックCLKに同期された命令信号CMDやアドレスAiを受信し、メモリを制御する制御信号、例えばカラムラッチ信号COLLAT、データ入出力命令信号COLCYCなどの制御信号と、アドレスAi'を発生する。
【００２３】
前記カラムラッチ信号COLLATはカラムアドレスをラッチさせる信号であって、出力されるアドレスAi'がカラムアドレスであることを示す信号である。そして、前記データ入出力命令信号COLCYCは前記アドレスAi'の受信を命令する信号であって、前記カラムラッチ信号COLLATが活性化された後に活性化される。
【００２４】
前記インターフェース部10は、入力モードでは、データ入出力ピン(図示せず)を通して入力されるデータDINを書込データWDとして発生し、出力モードでは、前記メモリセル制御部20から出力される読出データRDを前記データ入出力ピンを通じて出力データDOUTとして出力する。前記書込データWD及び読出データRDは、同一ラインまたは独立したラインに配線されうる。
【００２５】
前記メモリセル制御部20は、前記インターフェース部10からカラムアドレスAi'と命令信号COLLAT、COLCYCを受信して、前記メモリセルアレイ部30の該当アドレスを指定するカラム選択信号CSLを含む多数の信号を発生させる。
【００２６】
そして、前記メモリセル制御部20は、前記カラム選択信号CSLに応答し、前記インターフェース部10から受信された書込データWDを前記メモリセルアレイ部30内の該当メモリセルに書込んだり、前記メモリセルアレイ部30から受信されたデータRDを出力したりする。
【００２７】
前記メモリセル制御部20とメモリセルアレイ部30との間の信号伝達はローカル入出力ラインIO、IOBを通して行われ、前記メモリセル制御部20は前記カラム選択信号CSLを発生するカラム選択ライン駆動回路を具備する。前記カラム選択ライン駆動回路の具体的なブロック図は、図3に示されている。
【００２８】
図3は、図2のメモリセル制御部20における入出力関連回路のブロック図であって、データ読出経路を示す。
【００２９】
本実施の形態のメモリ装置のメモリセル制御部20は、カラム選択ライン駆動回路40と、入出力センスアンプ制御部90、及び入出力センスアンプ95を具備する。
【００３０】
前記カラム選択ライン駆動回路40は、制御器、例えばラムバス制御器5及びインターフェース部10を通じて入力される前記カラムラッチ信号COLLATと前記データ入出力命令信号COLCYCに応答して、入力されるアドレスAi'をデコーディングする。そして、前記アドレスAi'に該当するカラム選択ラインを駆動するカラム選択信号CSLを発生する。
【００３１】
前記カラム選択信号CSLは、前記カラムラッチ信号COLLATに従ってイネーブルされ、前記データ入出力命令信号COLCYCに従ってディスエーブルされる。
【００３２】
前記カラム選択ライン駆動回路40は、図3に示されたように、マスタクロック発生部50と、カラムアドレスラッチ部70、及びカラムデコーディング部80を具備する。
【００３３】
前記マスタクロック発生部50は、前記カラムラッチ信号COLLATに応答してイネーブルされ、前記データ入出力命令信号COLCYCに応答してディスエーブルされるマスタクロックCOLMASTERを発生する。
【００３４】
前記カラムアドレスラッチ部70は、前記カラムラッチ信号COLLATに応答して、入力されるアドレスAi'をカラムアドレスCAiとして発生する。
【００３５】
前記カラムデコーディング部80は、前記マスタクロックCOLMASTERと前記カラムアドレスCAiを入力して、前記カラムアドレスCAiに該当するカラム選択ラインを駆動するカラム選択信号CSLを発生する。そして、前記カラムデコーディング部80は、望ましくはマスタクロックCOLMASTERに応答して、カラムアドレスCAiをデコーディングされたカラムアドレスDCAijとして発生するカラムプリデコーダ82と、前記デコーディングされたカラムアドレスDCAijに該当するカラム選択ラインを駆動するカラム選択信号CSLを発生するカラムデコーダ84とを具備する。
【００３６】
前記カラム選択ライン駆動回路40は、前記マスタクロックCOLMASTERを入力して一定時間遅延させ、遅延されたマスタクロックCOLMSTERDを出力する遅延部65をさらに具備しうる。
【００３７】
前記カラム選択ライン駆動回路40から発生されたカラム選択信号CSLは、メモリセルアレイ部30に備えられたカラム選択器32に入力される。前記カラム選択器32は、周知の如く、前記カラム選択信号CSLの活性化に応答し、メモリセルアレイ36から読出され、ビットラインセンスアンプ34を通じて感知増幅されたビットラインデータを、ローカル入出力ラインIO、IOBに伝送する。
【００３８】
前記入出力センスアンプ制御部90は、前記データ入出力命令信号COLCYCに応答して活性化する入出力センスアンプイネーブル信号PIOSEを発生する。
【００３９】
前記入出力センスアンプ95は、前記ローカル入出力ラインIO、IOBに伝送されたビットラインデータを感知増幅する。そして、前記入出力センスアンプ95は、前記入出力センスアンプイネーブル信号PIOSEの活性化に応答し、ローカル入出力ラインのデータを読出データRDとしてグロ−バル入出力ラインIO、IOBに伝送する。
【００４０】
本発明の望ましい実施の形態例によれば、前記カラムラッチ信号COLLATに従って前記カラム選択信号CSLがイネーブルされ、前記カラム選択信号CSLにより選択されたアドレスに対応されるカラム選択器32が活性化されて、ビットラインセンスアンプ34とローカル入出力ラインIO、IOBとが連結される。そして、ビットラインセンスアンプ34により増幅されたビットラインデータは、ローカル入出力ラインIO、IOBに展開される。前記ローカル入出力ラインIO、IOBに展開されたビットラインデータは、前記カラムラッチ信号COLLATより後に入力されるデータ入出力命令信号COLCYCに応答して、グロ−バル入出力ラインに出力される。即ち、前記データ入出力命令信号COLCYCに応答してイネーブルされる入出力センスアンプ制御部90を通じて入出力センスアンプイネーブル信号PIOSEが発生され、この入出力センスアンプイネーブル信号PIOSEにより入出力センスアンプ95が駆動され、ローカル入出力ラインIO、IOBに展開されたデータが、読出データRDとしてグロ−バル入出力ラインに出力される。
【００４１】
本実施の形態によれば、データ入出力命令信号COLCYCが印加されて入出力センスアンプ95が動作する前に、予めローカル入出力ラインIO、IOBにデータが増幅されて載せられる。以降、データ入出力命令信号COLCYCが印加されて入出力センスアンプ95が動作して、読出しデータRDが出力される。従って、データ入出力命令信号COLCYCからデータRDが出力される時間、即ちtDACが減少する。
【００４２】
図4は、図3に示されたマスタクロック発生部50の一例を示す回路図である。
【００４３】
本実施の形態に係るマスタクロック発生部50は、図4に示されたように、第1パルス発生器52と、第2パルス発生器55、及びマスタクロック発生器58を具備する。
【００４４】
前記第1パルス発生器52は、前記カラムラッチ信号COLLATの立上がりに応答して、所定時間ローレベルに活性化される第1パルスPUL1を発生する。
【００４５】
前記第1パルス発生器52は、前記カラムラッチ信号COLLATを受信して反転出力する第1反転部53と、前記カラムラッチ信号COLLATと前記第1反転部の出力信号との両方が活性化される時、ローレベルに活性化される前記第1パルスPUL1を出力する第1論理部54を具備する。
【００４６】
前記第1反転部53はインバータよりなり、前記第1論理部54は論理ゲート、例えば１つのNANDゲートで構成される。前記第1パルスPUL1は前記第1反転部53を構成するインバータの個数によりパルス幅が決定され、前記マスタクロック発生器58の入力信号として提供される。
【００４７】
前記第2パルス発生器55は、前記データ入出力命令信号COLCYCの立上がりに応答して、所定時間ハイレバルに活性化される第2パルスPUL2を発生する。
【００４８】
前記第2パルス発生器55は、前記データ入出力命令信号COLCYCを受信して反転出力する第2反転部56と、前記データ入出力命令信号と前記第2反転部56の出力信号との両方が活性化される時、ハイレバルに活性化される前記第2パルスPUL2を出力する第2論理部57とを具備する。
【００４９】
前記第2反転部56は、前記第1パルス発生器52を構成する第1反転部53と同様に、インバータよりなり、前記第2論理部57は論理ゲート、例えば１つのNANDゲートと１つのインバータからなる。前記第2パルスPUL2は、前記第2反転部56を構成するインバータによりパルス幅が決定され、前記マスタクロック発生器53の入力信号として提供される。
【００５０】
そして、前記マスタクロック発生器58は、前記第1パルスPUL1に応答して活性化され、第2パルスPUL2に応答して非活性化される前記マスタクロックCOLMASTERを発生する。
【００５１】
前記マスタクロック発生器58は、そのソースまたはドレインが電源電圧Vccと連結され、前記第1パルスPUL1の活性化に応答してイネーブルされるプールアップトランジスタ59と、そのソースまたはドレインが接地電圧Vssと連結され、前記第2パルスPUL2の活性化に応答してディスエーブルされるプールダウントランジスタ60とを具備する。そして、前記マスタクロック発生器58は、前記プールアップ及びプールダウントランジスタ59、60の出力をラッチして出力するラッチ61をさらに具備する。
【００５２】
望ましくは、前記プールアップトランジスタ59及びプールダウントランジスタ60は、各々PMOSトランジスタ及びNMOSトランジスタで構成される。
【００５３】
まず、前記カラムラッチ信号COLLATが活性化されて前記マスタクロック発生部50に入力されると、ローレバルのパルスを有する第1パルスPUL1が発生される。前記第1パルスPUL1によりプールアップトランジスタ59がイネーブルされてハイレバルのマスタクロックCOLMASTERが発生される。
【００５４】
前記カラムラッチ信号COLLATが活性化され、一定時間後に前記データ入出力命令信号COLCYCが入力されると、ハイレベルのパルスを有する第2パルスPUL2が発生される。前記第2パルスによりプールダウントランジスタ60がイネーブルされ、ローレベルVssのマスタクロックCOLMASTERが発生される。
【００５５】
図5は、図3に示された本実施の形態のメモリ装置を駆動する信号のタイミング図である。
【００５６】
まず、本実施の形態に係るメモリ装置の駆動信号の流れを見ると、クロックCLKに同期されて入力されるアドレスAi'は、カラムラッチ信号COLLATの立上がりに応答してカラムアドレスCAiとして発生される。そして、前記カラムラッチ信号COLLATの立上がりに応答してマスタクロックCOLMASTERが活性化され、前記カラムアドレスCAiは、前記マスタクロックCOLMASTERを一定時間遅延させたマスタクロック遅延信号COLMASTERDに応答し、デコーディングされたカラムアドレスDCAijとして発生される。前記デコーディングされたカラムアドレスDCAijに応答して該当カラム選択信号CSLが活性化される。
【００５７】
前記カラム選択信号CSLの活性化に応答して、ビットラインデータはローカル入出力ラインIO、IOBに伝送されて展開される。入出力ラインIOと相補入出力ラインIOBに発生されたビットラインデータの電圧差が一定値(△VIO)以上となれば、データ入出力命令信号COLCYCの立上がりに応答して入出力センスアンプイネーブル信号PIOSEが活性化される。そして、前記ローカル入出力ラインIO、IOBのデータが読出データRDとして出力される。
【００５８】
一方、前記データ入出力命令信号COLCYCの立上がりに従って、前記カラム選択ラインが非活性化される。具体的には、前記データ入出力命令信号COLCYCの立上がりに応答して、前記マスタクロックCOLMASTERが非活性化され、前記マスタクロックCOLMASTERの立ち下がりに応答して、前記マスタクロック遅延信号COLMASTERDが非活性化される。そして、前記マスタクロック遅延信号COLMASTERDの立ち下がりに応答して、デコーディングされたカラムアドレスDCAijとこれに該当されるカラム選択信号CSLが非活性化される。
【００５９】
引続き、図5に示されたタイミング図を参照して、図2及び図3に示されたメモリ装置の動作を説明する。
【００６０】
まず、メモリ制御信号発生部10から発生されたカラムラッチ信号COLLATとデータ入出力命令信号COLCYCとがメモリ制御部20内のマスタクロック発生部50に入力されると、図4に示されたような回路を通じて、前記カラムラッチ信号に応答して活性化され、前記データ入出力命令信号に応答して非活性化されるマスタクロックCOLMASTERが発生される。前記マスタクロックCOLMASTERは前記遅延部65を通じて一定時間遅延されて出力される。
【００６１】
一方、アドレスAi'は、前記カラムラッチ信号COLLATが入力されるとカラムアドレスラッチ部70にラッチされ、カラムアドレスCAiとして発生される。前記カラムアドレスCAiとマスタクロック遅延信号COLMASTERDは、カラムデコーディング部80に入力され、デコーディングされたカラムアドレスDCAijに該当されるカラム選択ラインを駆動するためのカラム選択信号CSLが活性化される。前記カラム選択信号CSLにより選択されたアドレスに対応されるビットラインセンスアンプ34とローカル入出力ラインIO、IOBとが連結され、ビットラインセンスアンプ34により増幅されたビットラインデータは、ローカル入出力ラインIO、IOBに展開される。
【００６２】
一方、前記カラムラッチ信号COLLATから後に入力される前記データ入出力命令信号COLCYCに応答して、入出力センスアンプ制御部90がイネーブルされて入出力センスアンプイネーブル信号PIOSEが活性化される。前記入出力センスアンプイネーブル信号PIOSEにより入出力センスアンプ95が駆動され、前記ローカル入出力ラインIO、IOBに展開されていたビットラインデータは、読出データRDとしてグロ−バル入出力ラインに出力される。
【００６３】
即ち、データ入出力命令信号COLCYCが印加される前にカラムラッチ信号COLLATによりカラム選択信号CSLが活性化され、予めローカル入出力ラインIO、IOBにデータが増幅されて載せられ、データ入出力命令信号COLCYCが印加されて入出力センスアンプ95が動作すれば、ローカル入出力ラインIO、IOBに展開されたデータが増幅されてグロ−バル入出力ラインに出力される。
【００６４】
このように本実施の形態によれば、マスタクロックCOLMASTERの発生や、カラムデコーディング、カラム選択ラインの活性化、及びローカル入出力ライン対IO、IOBへの一定の電圧差の発生などにかかる時間を短縮しうる。従って、従来の場合、即ちデータ入出力命令信号COLCYCが入力された後にカラム選択信号CSLが駆動され、ローカル入出力ライン対IO、IOBのデータに一定の電圧差(△VIO)が現れた後に初めてデータRDが出力される場合と比較すれば、tDACが減少する。
【００６５】
図面及び明細書に最適の実施の形態例が記載された。ここで、特定の用語が使われたが、これは本発明を説明するために使用されたものに過ぎなく、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本発明の権利範囲は、特許請求の範囲の技術的な思想によってのみ決まるべきである。
【００６６】
【発明の効果】
前述したように、本発明に係るメモリ装置は、カラムラッチ信号に応答してカラム選択ラインを予め活性化させた状態で、前記アドレスの受信命令信号であるデータ入出力命令信号が印加されるために、データ入出力命令信号の印加後、迅速に入出力センスアンプを駆動させてデータを出力させうる。従って、カラム選択速度が改善され、結果的にデータ入出力命令信号からデータが出力される時間であるtDACが減少してデータ読出動作速度が向上する。
【図面の簡単な説明】
【図１】従来のメモリ装置におけるデータアクセス時間(tDAC)を制限する要素を説明するために示すタイミング図である。
【図２】本実施の形態に係るメモリ装置の入出力関連ブロックを概略的に示すブロック図である。
【図３】図２のメモリ制御部における入出力関連回路のブロック図である。
【図４】図３に示されたマスタクロック発生部の一例を示す回路図である。
【図５】図３に示された本実施の形態のメモリ装置を駆動する信号のタイミング図である。
【符号の説明】
10...インタフェース部
20...メモリセル制御部
30...メモリセルアレイ部
【発明の属する技術分野】
本発明はメモリ装置に係り、特にカラム選択速度が改善されたカラム選択ライン駆動回路を具備したメモリ装置に関する。
【０００２】
【従来の技術】
一般に、コンピュータシステムの性能の向上のためにはCPUの動作速度の向上と共に、CPUが要求するデータ、プログラムなどを貯蔵するためのメモリ装置の動作速度の向上が要求される。最近、メモリ装置の動作速度を向上させるために高速ページモードDRAM(fast pagemode DRAM)、EDO(Extended Data Output)DRAM、SDRAM、DDR(Double Data Rate)DRAM、ラムバスDRAMなどが開発されており、これらは単位時間当りに伝送される入出力データ量(bandwidth）の増加を通じてメモリ装置の高速化を追求している。
【０００３】
しかし、このような高速メモリ装置のうち、特にアドレスとアドレスの受信命令とが相異なる時点から入力されるメモリ装置、例えばラムバスDRAMの場合、アドレスの受信命令が入力された時点からデータ(RD)が出力されるまでの所要時間(data access time、以下tDAC）の制約により動作速度が制限される。これを図1に示されたタイミング図に基づいて説明する。
【０００４】
図1は、従来のメモリ装置においてtDACを制限する要素を説明するために示したタイミング図である。
【０００５】
図1を参照すれば、システムクロックCLKに同期されて入力されるアドレスAiは、カラムラッチ信号COLLATに応答してカラムアドレスCAiとして発生され、引続き入力されるデータ入出力命令信号COLCYCに応答してマスタクロックCOLMASTERが発生される。
【０００６】
前記マスタクロックCOLMASTERに応答して、デコーディングされたカラムアドレスDCAijが発生され、デコーディングされたカラムアドレスDCAijに該当するカラム選択ラインを駆動するカラム選択信号CSLが活性化される。
【０００７】
このようにカラム選択信号CSLがハイレバルに活性化されると、ビットラインセンスアンプにより増幅されたデータがローカル入出力ライン対IO、IOBに載せられる。その結果、入出力ラインIOと相補入出力ラインIOBには電圧差が発生し、電圧差が一定値(△VIO)以上となる時点で、データ入出力命令信号COLCYCにより入出力センスアンプイネーブル信号PIOSEがイネーブルされて、データRDが出力される。
【０００８】
ここで、アドレスの受信命令が入力される時点、即ち、データ入出力命令信号COLCYCの活性化時点からデータRDが出力されるまでの時間であるtDACは、メモリ装置の動作速度、特に読出速度(read speed)を決定するパラメータである。
【０００９】
【発明が解決しようとする課題】
しかし、前述した従来の技術によれば、カラム選択信号CSLが単にデータ入出力命令信号COLCYCにより駆動されるために、tDACが大きい。即ち、データ入出力命令信号COLCYCによりカラム選択信号CSLが活性化され、これによりローカル入出力ライン対IO、IOBにデータが展開されて一定の電圧差(△VIO)が入出力ライン対IO、IOBに現れた後に、初めてデータRDが出力される。そして、ローカル入出力ライン対IO、IOBにデータが展開されるためには、マスタクロック(COLMASTER）発生、カラムデコーディング及びカラム選択ライン活性化などが必要であり、このようなそれぞれの動作には一定時間がかかるので、メモリ装置の動作速度が制限される。
【００１０】
このように、従来の技術によれば、データ入出力命令信号COLCYCの活性化に応答してカラム選択信号CSLが活性化されるために、データの読出速度が遅れる問題がある。
【００１１】
本発明が解決しようとする技術的な課題は、読出動作速度が改善されたカラム選択ライン駆動回路を具備したメモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記課題を達成するための本発明に係るメモリ装置は、カラムアドレスをラッチさせるカラムラッチ信号と、前記カラムラッチ信号が活性化された後に活性化され、入出力センスアンプイネーブル信号の活性化を命令するデータ入出力命令信号とに従って、前記カラムアドレスをデコーディングして、該当されるカラム選択ラインを駆動するカラム選択ライン駆動部と、メモリセルアレイのビットラインデータを感知増幅するビットラインセンスアンプと、前記カラム選択ラインの活性化に応答し、データ読出時には、前記増幅されたビットラインデータをローカル入出力ラインに伝送するカラム選択器と、前記データ入出力命令信号に応答して活性化される入出力センスアンプイネーブル信号を発生する入出力センスアンプ制御部と、データ読出時には、前記ローカル入出力ラインに伝送されたビットラインデータを感知増幅し、前記入出力センスアンプイネーブル信号の活性化により、前記ローカル入出力ラインデータをグロ−バル入出力ラインに伝送する入出力センスアンプとを具備し、前記カラム選択ライン駆動部が、前記カラムラッチ信号に応答してイネーブルされ、前記データ入出力命令信号に応答してディスエーブルされるマスタクロックを発生するマスタクロック発生回路と、前記カラムラッチ信号に応答して入力されるアドレスを前記カラムアドレスとして発生するカラムアドレスラッチ部と、前記マスタクロックを遅延させた信号及び前記カラムアドレスを入力して、前記カラムアドレスに該当される前記カラム選択ラインを駆動するカラムデコーディング部とを具備し、前記カラム選択ラインを、前記マスタクロックを遅延させた信号のイネーブルに従ってイネーブルした後、前記マスタクロックを遅延させた信号のディスエーブルに従ってディスエーブルすることを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態をさらに詳しく説明する。
【００２０】
図2は本実施の形態に係るメモリ装置の概略的なブロック図であって、アドレスとアドレスの受信命令とが相異なる時点から入力されるラムバスDRAMの場合を例として説明する。
【００２１】
本実施の形態に係るメモリ装置は、インタフェース部10、メモリセル制御部20、及びメモリセルアレイ部30を具備する。
【００２２】
前記インターフェース部10は、入力ピン(図示せず)を通してクロックCLKに同期された命令信号CMDやアドレスAiを受信し、メモリを制御する制御信号、例えばカラムラッチ信号COLLAT、データ入出力命令信号COLCYCなどの制御信号と、アドレスAi'を発生する。
【００２３】
前記カラムラッチ信号COLLATはカラムアドレスをラッチさせる信号であって、出力されるアドレスAi'がカラムアドレスであることを示す信号である。そして、前記データ入出力命令信号COLCYCは前記アドレスAi'の受信を命令する信号であって、前記カラムラッチ信号COLLATが活性化された後に活性化される。
【００２４】
前記インターフェース部10は、入力モードでは、データ入出力ピン(図示せず)を通して入力されるデータDINを書込データWDとして発生し、出力モードでは、前記メモリセル制御部20から出力される読出データRDを前記データ入出力ピンを通じて出力データDOUTとして出力する。前記書込データWD及び読出データRDは、同一ラインまたは独立したラインに配線されうる。
【００２５】
前記メモリセル制御部20は、前記インターフェース部10からカラムアドレスAi'と命令信号COLLAT、COLCYCを受信して、前記メモリセルアレイ部30の該当アドレスを指定するカラム選択信号CSLを含む多数の信号を発生させる。
【００２６】
そして、前記メモリセル制御部20は、前記カラム選択信号CSLに応答し、前記インターフェース部10から受信された書込データWDを前記メモリセルアレイ部30内の該当メモリセルに書込んだり、前記メモリセルアレイ部30から受信されたデータRDを出力したりする。
【００２７】
前記メモリセル制御部20とメモリセルアレイ部30との間の信号伝達はローカル入出力ラインIO、IOBを通して行われ、前記メモリセル制御部20は前記カラム選択信号CSLを発生するカラム選択ライン駆動回路を具備する。前記カラム選択ライン駆動回路の具体的なブロック図は、図3に示されている。
【００２８】
図3は、図2のメモリセル制御部20における入出力関連回路のブロック図であって、データ読出経路を示す。
【００２９】
本実施の形態のメモリ装置のメモリセル制御部20は、カラム選択ライン駆動回路40と、入出力センスアンプ制御部90、及び入出力センスアンプ95を具備する。
【００３０】
前記カラム選択ライン駆動回路40は、制御器、例えばラムバス制御器5及びインターフェース部10を通じて入力される前記カラムラッチ信号COLLATと前記データ入出力命令信号COLCYCに応答して、入力されるアドレスAi'をデコーディングする。そして、前記アドレスAi'に該当するカラム選択ラインを駆動するカラム選択信号CSLを発生する。
【００３１】
前記カラム選択信号CSLは、前記カラムラッチ信号COLLATに従ってイネーブルされ、前記データ入出力命令信号COLCYCに従ってディスエーブルされる。
【００３２】
前記カラム選択ライン駆動回路40は、図3に示されたように、マスタクロック発生部50と、カラムアドレスラッチ部70、及びカラムデコーディング部80を具備する。
【００３３】
前記マスタクロック発生部50は、前記カラムラッチ信号COLLATに応答してイネーブルされ、前記データ入出力命令信号COLCYCに応答してディスエーブルされるマスタクロックCOLMASTERを発生する。
【００３４】
前記カラムアドレスラッチ部70は、前記カラムラッチ信号COLLATに応答して、入力されるアドレスAi'をカラムアドレスCAiとして発生する。
【００３５】
前記カラムデコーディング部80は、前記マスタクロックCOLMASTERと前記カラムアドレスCAiを入力して、前記カラムアドレスCAiに該当するカラム選択ラインを駆動するカラム選択信号CSLを発生する。そして、前記カラムデコーディング部80は、望ましくはマスタクロックCOLMASTERに応答して、カラムアドレスCAiをデコーディングされたカラムアドレスDCAijとして発生するカラムプリデコーダ82と、前記デコーディングされたカラムアドレスDCAijに該当するカラム選択ラインを駆動するカラム選択信号CSLを発生するカラムデコーダ84とを具備する。
【００３６】
前記カラム選択ライン駆動回路40は、前記マスタクロックCOLMASTERを入力して一定時間遅延させ、遅延されたマスタクロックCOLMSTERDを出力する遅延部65をさらに具備しうる。
【００３７】
前記カラム選択ライン駆動回路40から発生されたカラム選択信号CSLは、メモリセルアレイ部30に備えられたカラム選択器32に入力される。前記カラム選択器32は、周知の如く、前記カラム選択信号CSLの活性化に応答し、メモリセルアレイ36から読出され、ビットラインセンスアンプ34を通じて感知増幅されたビットラインデータを、ローカル入出力ラインIO、IOBに伝送する。
【００３８】
前記入出力センスアンプ制御部90は、前記データ入出力命令信号COLCYCに応答して活性化する入出力センスアンプイネーブル信号PIOSEを発生する。
【００３９】
前記入出力センスアンプ95は、前記ローカル入出力ラインIO、IOBに伝送されたビットラインデータを感知増幅する。そして、前記入出力センスアンプ95は、前記入出力センスアンプイネーブル信号PIOSEの活性化に応答し、ローカル入出力ラインのデータを読出データRDとしてグロ−バル入出力ラインIO、IOBに伝送する。
【００４０】
本発明の望ましい実施の形態例によれば、前記カラムラッチ信号COLLATに従って前記カラム選択信号CSLがイネーブルされ、前記カラム選択信号CSLにより選択されたアドレスに対応されるカラム選択器32が活性化されて、ビットラインセンスアンプ34とローカル入出力ラインIO、IOBとが連結される。そして、ビットラインセンスアンプ34により増幅されたビットラインデータは、ローカル入出力ラインIO、IOBに展開される。前記ローカル入出力ラインIO、IOBに展開されたビットラインデータは、前記カラムラッチ信号COLLATより後に入力されるデータ入出力命令信号COLCYCに応答して、グロ−バル入出力ラインに出力される。即ち、前記データ入出力命令信号COLCYCに応答してイネーブルされる入出力センスアンプ制御部90を通じて入出力センスアンプイネーブル信号PIOSEが発生され、この入出力センスアンプイネーブル信号PIOSEにより入出力センスアンプ95が駆動され、ローカル入出力ラインIO、IOBに展開されたデータが、読出データRDとしてグロ−バル入出力ラインに出力される。
【００４１】
本実施の形態によれば、データ入出力命令信号COLCYCが印加されて入出力センスアンプ95が動作する前に、予めローカル入出力ラインIO、IOBにデータが増幅されて載せられる。以降、データ入出力命令信号COLCYCが印加されて入出力センスアンプ95が動作して、読出しデータRDが出力される。従って、データ入出力命令信号COLCYCからデータRDが出力される時間、即ちtDACが減少する。
【００４２】
図4は、図3に示されたマスタクロック発生部50の一例を示す回路図である。
【００４３】
本実施の形態に係るマスタクロック発生部50は、図4に示されたように、第1パルス発生器52と、第2パルス発生器55、及びマスタクロック発生器58を具備する。
【００４４】
前記第1パルス発生器52は、前記カラムラッチ信号COLLATの立上がりに応答して、所定時間ローレベルに活性化される第1パルスPUL1を発生する。
【００４５】
前記第1パルス発生器52は、前記カラムラッチ信号COLLATを受信して反転出力する第1反転部53と、前記カラムラッチ信号COLLATと前記第1反転部の出力信号との両方が活性化される時、ローレベルに活性化される前記第1パルスPUL1を出力する第1論理部54を具備する。
【００４６】
前記第1反転部53はインバータよりなり、前記第1論理部54は論理ゲート、例えば１つのNANDゲートで構成される。前記第1パルスPUL1は前記第1反転部53を構成するインバータの個数によりパルス幅が決定され、前記マスタクロック発生器58の入力信号として提供される。
【００４７】
前記第2パルス発生器55は、前記データ入出力命令信号COLCYCの立上がりに応答して、所定時間ハイレバルに活性化される第2パルスPUL2を発生する。
【００４８】
前記第2パルス発生器55は、前記データ入出力命令信号COLCYCを受信して反転出力する第2反転部56と、前記データ入出力命令信号と前記第2反転部56の出力信号との両方が活性化される時、ハイレバルに活性化される前記第2パルスPUL2を出力する第2論理部57とを具備する。
【００４９】
前記第2反転部56は、前記第1パルス発生器52を構成する第1反転部53と同様に、インバータよりなり、前記第2論理部57は論理ゲート、例えば１つのNANDゲートと１つのインバータからなる。前記第2パルスPUL2は、前記第2反転部56を構成するインバータによりパルス幅が決定され、前記マスタクロック発生器53の入力信号として提供される。
【００５０】
そして、前記マスタクロック発生器58は、前記第1パルスPUL1に応答して活性化され、第2パルスPUL2に応答して非活性化される前記マスタクロックCOLMASTERを発生する。
【００５１】
前記マスタクロック発生器58は、そのソースまたはドレインが電源電圧Vccと連結され、前記第1パルスPUL1の活性化に応答してイネーブルされるプールアップトランジスタ59と、そのソースまたはドレインが接地電圧Vssと連結され、前記第2パルスPUL2の活性化に応答してディスエーブルされるプールダウントランジスタ60とを具備する。そして、前記マスタクロック発生器58は、前記プールアップ及びプールダウントランジスタ59、60の出力をラッチして出力するラッチ61をさらに具備する。
【００５２】
望ましくは、前記プールアップトランジスタ59及びプールダウントランジスタ60は、各々PMOSトランジスタ及びNMOSトランジスタで構成される。
【００５３】
まず、前記カラムラッチ信号COLLATが活性化されて前記マスタクロック発生部50に入力されると、ローレバルのパルスを有する第1パルスPUL1が発生される。前記第1パルスPUL1によりプールアップトランジスタ59がイネーブルされてハイレバルのマスタクロックCOLMASTERが発生される。
【００５４】
前記カラムラッチ信号COLLATが活性化され、一定時間後に前記データ入出力命令信号COLCYCが入力されると、ハイレベルのパルスを有する第2パルスPUL2が発生される。前記第2パルスによりプールダウントランジスタ60がイネーブルされ、ローレベルVssのマスタクロックCOLMASTERが発生される。
【００５５】
図5は、図3に示された本実施の形態のメモリ装置を駆動する信号のタイミング図である。
【００５６】
まず、本実施の形態に係るメモリ装置の駆動信号の流れを見ると、クロックCLKに同期されて入力されるアドレスAi'は、カラムラッチ信号COLLATの立上がりに応答してカラムアドレスCAiとして発生される。そして、前記カラムラッチ信号COLLATの立上がりに応答してマスタクロックCOLMASTERが活性化され、前記カラムアドレスCAiは、前記マスタクロックCOLMASTERを一定時間遅延させたマスタクロック遅延信号COLMASTERDに応答し、デコーディングされたカラムアドレスDCAijとして発生される。前記デコーディングされたカラムアドレスDCAijに応答して該当カラム選択信号CSLが活性化される。
【００５７】
前記カラム選択信号CSLの活性化に応答して、ビットラインデータはローカル入出力ラインIO、IOBに伝送されて展開される。入出力ラインIOと相補入出力ラインIOBに発生されたビットラインデータの電圧差が一定値(△VIO)以上となれば、データ入出力命令信号COLCYCの立上がりに応答して入出力センスアンプイネーブル信号PIOSEが活性化される。そして、前記ローカル入出力ラインIO、IOBのデータが読出データRDとして出力される。
【００５８】
一方、前記データ入出力命令信号COLCYCの立上がりに従って、前記カラム選択ラインが非活性化される。具体的には、前記データ入出力命令信号COLCYCの立上がりに応答して、前記マスタクロックCOLMASTERが非活性化され、前記マスタクロックCOLMASTERの立ち下がりに応答して、前記マスタクロック遅延信号COLMASTERDが非活性化される。そして、前記マスタクロック遅延信号COLMASTERDの立ち下がりに応答して、デコーディングされたカラムアドレスDCAijとこれに該当されるカラム選択信号CSLが非活性化される。
【００５９】
引続き、図5に示されたタイミング図を参照して、図2及び図3に示されたメモリ装置の動作を説明する。
【００６０】
まず、メモリ制御信号発生部10から発生されたカラムラッチ信号COLLATとデータ入出力命令信号COLCYCとがメモリ制御部20内のマスタクロック発生部50に入力されると、図4に示されたような回路を通じて、前記カラムラッチ信号に応答して活性化され、前記データ入出力命令信号に応答して非活性化されるマスタクロックCOLMASTERが発生される。前記マスタクロックCOLMASTERは前記遅延部65を通じて一定時間遅延されて出力される。
【００６１】
一方、アドレスAi'は、前記カラムラッチ信号COLLATが入力されるとカラムアドレスラッチ部70にラッチされ、カラムアドレスCAiとして発生される。前記カラムアドレスCAiとマスタクロック遅延信号COLMASTERDは、カラムデコーディング部80に入力され、デコーディングされたカラムアドレスDCAijに該当されるカラム選択ラインを駆動するためのカラム選択信号CSLが活性化される。前記カラム選択信号CSLにより選択されたアドレスに対応されるビットラインセンスアンプ34とローカル入出力ラインIO、IOBとが連結され、ビットラインセンスアンプ34により増幅されたビットラインデータは、ローカル入出力ラインIO、IOBに展開される。
【００６２】
一方、前記カラムラッチ信号COLLATから後に入力される前記データ入出力命令信号COLCYCに応答して、入出力センスアンプ制御部90がイネーブルされて入出力センスアンプイネーブル信号PIOSEが活性化される。前記入出力センスアンプイネーブル信号PIOSEにより入出力センスアンプ95が駆動され、前記ローカル入出力ラインIO、IOBに展開されていたビットラインデータは、読出データRDとしてグロ−バル入出力ラインに出力される。
【００６３】
即ち、データ入出力命令信号COLCYCが印加される前にカラムラッチ信号COLLATによりカラム選択信号CSLが活性化され、予めローカル入出力ラインIO、IOBにデータが増幅されて載せられ、データ入出力命令信号COLCYCが印加されて入出力センスアンプ95が動作すれば、ローカル入出力ラインIO、IOBに展開されたデータが増幅されてグロ−バル入出力ラインに出力される。
【００６４】
このように本実施の形態によれば、マスタクロックCOLMASTERの発生や、カラムデコーディング、カラム選択ラインの活性化、及びローカル入出力ライン対IO、IOBへの一定の電圧差の発生などにかかる時間を短縮しうる。従って、従来の場合、即ちデータ入出力命令信号COLCYCが入力された後にカラム選択信号CSLが駆動され、ローカル入出力ライン対IO、IOBのデータに一定の電圧差(△VIO)が現れた後に初めてデータRDが出力される場合と比較すれば、tDACが減少する。
【００６５】
図面及び明細書に最適の実施の形態例が記載された。ここで、特定の用語が使われたが、これは本発明を説明するために使用されたものに過ぎなく、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本発明の権利範囲は、特許請求の範囲の技術的な思想によってのみ決まるべきである。
【００６６】
【発明の効果】
前述したように、本発明に係るメモリ装置は、カラムラッチ信号に応答してカラム選択ラインを予め活性化させた状態で、前記アドレスの受信命令信号であるデータ入出力命令信号が印加されるために、データ入出力命令信号の印加後、迅速に入出力センスアンプを駆動させてデータを出力させうる。従って、カラム選択速度が改善され、結果的にデータ入出力命令信号からデータが出力される時間であるtDACが減少してデータ読出動作速度が向上する。
【図面の簡単な説明】
【図１】従来のメモリ装置におけるデータアクセス時間(tDAC)を制限する要素を説明するために示すタイミング図である。
【図２】本実施の形態に係るメモリ装置の入出力関連ブロックを概略的に示すブロック図である。
【図３】図２のメモリ制御部における入出力関連回路のブロック図である。
【図４】図３に示されたマスタクロック発生部の一例を示す回路図である。
【図５】図３に示された本実施の形態のメモリ装置を駆動する信号のタイミング図である。
【符号の説明】
10...インタフェース部
20...メモリセル制御部
30...メモリセルアレイ部
Claims (7)
- カラムアドレスをラッチさせるカラムラッチ信号と、前記カラムラッチ信号が活性化された後に活性化され、入出力センスアンプイネーブル信号の活性化を命令するデータ入出力命令信号とに従って、前記カラムアドレスをデコーディングして、該当されるカラム選択ラインを駆動するカラム選択ライン駆動部と、
メモリセルアレイのビットラインデータを感知増幅するビットラインセンスアンプと、
前記カラム選択ラインの活性化に応答し、データ読出時には、前記増幅されたビットラインデータをローカル入出力ラインに伝送するカラム選択器と、
前記データ入出力命令信号に応答して活性化される入出力センスアンプイネーブル信号を発生する入出力センスアンプ制御部と、
データ読出時には、前記ローカル入出力ラインに伝送されたビットラインデータを感知増幅し、前記入出力センスアンプイネーブル信号の活性化により、前記ローカル入出力ラインデータをグロ−バル入出力ラインに伝送する入出力センスアンプとを具備し、
前記カラム選択ライン駆動部が、
前記カラムラッチ信号に応答してイネーブルされ、前記データ入出力命令信号に応答してディスエーブルされるマスタクロックを発生するマスタクロック発生回路と、
前記カラムラッチ信号に応答して入力されるアドレスを前記カラムアドレスとして発生するカラムアドレスラッチ部と、
前記マスタクロックを遅延させた信号及び前記カラムアドレスを入力して、前記カラムアドレスに該当される前記カラム選択ラインを駆動するカラムデコーディング部とを具備し、
前記カラム選択ラインを、前記マスタクロックを遅延させた信号のイネーブルに従ってイネーブルした後、前記マスタクロックを遅延させた信号のディスエーブルに従ってディスエーブルすることを特徴とするメモリ装置。 - 前記マスタクロック発生回路は、
前記カラムラッチ信号の立上がりに応答して所定時間活性化される第1パルスを発生する第1パルス発生器と、
前記データ入出力命令信号の立上がりに応答して所定時間活性化する第2パルスを発生する第2パルス発生器と、
前記第1パルスに応答して活性化され、第2パルスに応答して非活性化される前記マスタクロックを発生するマスタクロック発生器とを具備することを特徴とする請求項１に記載のメモリ装置。 - 前記第1パルス発生器は、
前記カラムラッチ信号を受信して反転出力する反転部と、
前記カラムラッチ信号及び前記反転部の出力信号の両方が活性化する際、ローレベルに活性化する前記第1パルスを出力する論理部とを具備することを特徴とする請求項２に記載のメモリ装置。 - 前記第2パルス発生器は、
前記データ入出力命令信号を受信して反転出力する反転部と、
前記データ入出力命令信号及び前記反転部の出力信号の両方が活性化する際、ハイレバルに活性化する前記第2パルスを出力する論理部とを具備することを特徴とする請求項２に記載のメモリ装置。 - 前記マスタクロック発生器は、
ソース/ドレインが電源電圧と連結され、前記第1パルスの活性化に応答してイネーブルされるプールアップトランジスタと、
ソース/ドレインが接地電圧と連結され、前記第2パルスの活性化に応答してディスエーブルされるプールダウントランジスタと、
前記プールアップ及びプールダウントランジスタの出力をラッチして出力するラッチとを具備することを特徴とする請求項２に記載のメモリ装置。 - 前記カラム選択ライン駆動部は、
前記マスタクロック信号を入力し、一定時間遅延させて出力する遅延部をさらに具備することを特徴とする請求項１に記載のメモリ装置。 - 前記メモリ装置はラムバスDRAMであることを特徴とする請求項１に記載のメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980038412A KR100311038B1 (ko) | 1998-09-17 | 1998-09-17 | 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법 |
| KR98-38412 | 1998-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100165A JP2000100165A (ja) | 2000-04-07 |
| JP4125451B2 true JP4125451B2 (ja) | 2008-07-30 |
Family
ID=19550906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26093499A Expired - Fee Related JP4125451B2 (ja) | 1998-09-17 | 1999-09-14 | カラム選択速度が改善されたカラム選択ライン駆動回路を具備したメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6163498A (ja) |
| JP (1) | JP4125451B2 (ja) |
| KR (1) | KR100311038B1 (ja) |
| TW (1) | TW434547B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702299B1 (ko) * | 1999-06-29 | 2007-03-30 | 주식회사 하이닉스반도체 | 컬럼 패스 회로 |
| KR100396882B1 (ko) * | 2000-10-24 | 2003-09-02 | 삼성전자주식회사 | 칼럼 선택 라인 인에이블 시점을 조절하기 위한 칼럼어드레스디코더와 디코딩 방법 및 칼럼 어드레스 디코더를구비하는 반도체 메모리 장치 |
| KR100427038B1 (ko) * | 2000-12-26 | 2004-04-14 | 주식회사 하이닉스반도체 | 컬럼 어드레스 버퍼장치 |
| KR100402245B1 (ko) | 2001-09-18 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리 장치 |
| DE10154066B4 (de) * | 2001-11-02 | 2004-02-12 | Infineon Technologies Ag | Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers |
| KR20030056002A (ko) * | 2001-12-27 | 2003-07-04 | 삼성전자주식회사 | 동기형 반도체 메모리 장치의 칼럼 선택 라인 신호 발생회로 |
| US6608797B1 (en) * | 2002-04-18 | 2003-08-19 | United Memories, Inc. | Automatic delay technique for early read and write operations in synchronous dynamic random access memories |
| KR100416622B1 (ko) * | 2002-04-27 | 2004-02-05 | 삼성전자주식회사 | 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치 |
| KR100505683B1 (ko) | 2003-04-10 | 2005-08-02 | 삼성전자주식회사 | 칼럼선택라인들 간의 스큐를 감소시킬 수 있는칼럼선택라인 구동 스킴을 갖는 반도체 메모리장치 및이의 칼럼선택라인 구동방법 |
| KR100596435B1 (ko) * | 2003-12-17 | 2006-07-05 | 주식회사 하이닉스반도체 | 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치 |
| KR100945805B1 (ko) * | 2008-08-08 | 2010-03-10 | 주식회사 하이닉스반도체 | 센스 앰프를 제어하는 반도체 집적 회로 |
| US8553482B2 (en) | 2010-11-29 | 2013-10-08 | Apple Inc. | Sense amplifier and sense amplifier latch having common control |
| KR102222968B1 (ko) | 2014-09-01 | 2021-03-04 | 삼성전자주식회사 | 어드레스 정렬기 및 이를 포함하는 메모리 장치 |
| US11955163B2 (en) * | 2022-07-28 | 2024-04-09 | Elite Semiconductor Microelectronics Technology Inc. | Method and circuit for adaptive column-select line signal generation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120678A (ja) * | 1995-10-25 | 1997-05-06 | Sony Corp | 半導体記憶装置およびそのビット線選択方法 |
| JPH10163451A (ja) * | 1996-12-02 | 1998-06-19 | Hitachi Ltd | 半導体記憶装置 |
| KR100240419B1 (ko) * | 1997-03-18 | 2000-01-15 | 윤종용 | 반도체 메모리 장치 및 그것의 데이터 독출 방법 |
-
1998
- 1998-09-17 KR KR1019980038412A patent/KR100311038B1/ko not_active IP Right Cessation
-
1999
- 1999-07-01 TW TW088111187A patent/TW434547B/zh not_active IP Right Cessation
- 1999-09-14 JP JP26093499A patent/JP4125451B2/ja not_active Expired - Fee Related
- 1999-09-15 US US09/396,144 patent/US6163498A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US6163498A (en) | 2000-12-19 |
| KR100311038B1 (ko) | 2001-12-17 |
| JP2000100165A (ja) | 2000-04-07 |
| KR20000020012A (ko) | 2000-04-15 |
| TW434547B (en) | 2001-05-16 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060221 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070410 |
|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080115 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080508 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| RD04 | Notification of resignation of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |