TW434547B - Column selection line driving circuit with improved column selection speed, memory device including the same, and driving method therefor - Google Patents

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狀· A7 B7 五、發明說明（1 ) 發明背景 1, 發明範疇 本發明與半導體的記憶體裝置以及驅動該記憶體裝置的 方法有關，更明確地説，是牵涉釗一種具有改良的行選擇 速度的行選擇線驅動電路、一種具有相同電路的記憶體裝 置、以及用以驅動該行選擇線驅動電路和該記憶體裝置的 方法。 2. 相關技術説明 一般而言，爲了改良電腦系統#能，必須要增加GPU作 業速度以及由CPU提出要求儲存資料及程式的記憶體裝置 的作業速度。近來，爲了要改良記憶體裝置的作業速度， 已開發出快速頁模式DRAM、延伸資料輸出（EDO) DRAM、同步DRAM、雙重資料速率（DDR) DRAM、以及 rambus DRAM。上述DRAMs藉由增加每單位時間所傳輸 的輸出入資料量（頻I：)，來增加記憶體裝置的作業速度。 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項冩本頁) 但是，假使高速記憶體裝置，以rambus DRAM爲例，該 DRAM的位址與位址接收指令於不同的時間點輸入，由於 接收到位址接收指令的時間點與輸出資料信號RD的時間 點之間有延遲（資料存取時間，以下標示爲tDAC)，所以 作業時間被拉長了。 圖1爲説明傳統記憶體裝置中限tDAC的因素的時序圖 (timing diagram) 0 參見圖1，與系統時脈信號CLK同步的位址輸入Ai，係 用來產生行位址，以回應行閂鎖信號COLLAT。主時脈信 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 434547® A7 _B7 五、發明說明（2 ) 號COLMASTER的產生可回應接收到的資料輸出入指令信 號COLCYC。编碼行位址DCAij的產生，以及用以驅動對 應至該編碼行位址DCAij的行選擇線的行選擇信號CSL的 啓動，可回應主時脈信號COLMASTER。 當行選擇信號CSL啓動爲高電位，位元線感測放大器所 放大的資料會被載入至一组本地輸出入線I 0和IOB上β因 此，輸出入線10和互補輸出入線ΙΟΒ之間就產生電壓差。 輸出入感測放大器啓動信號PIOSE是由資料輸出入指令信 號COLCYC所啓動，並且資料信ik RD是在電壓差A VIO 不小於指定値的時間點時加以輸出。 此處，tDAC是代表從收到位址接收指令的時間點算起 所花費的時間，也就是啓動資料輸出入指令信號COLCYC 的時間點，到資料RD輸出的.時間點，這是決定作業速度 的參數，且特別是指記憶體裝置的讀取速度。 '但是根據上述的傳鈿技術，由於行選擇信號CSL #由資 料輸出入指令信號COLCYC所驅動，所以tDAC較大。也 就是，只有在行選擇信號CSL受到資料輸出入指令信號 COLCYC的驅動之後，才能輸出資料RD ;因此逐漸發展 出本地輸出入線10和IOB對組的資料信號，並在輸出入線 10和IOB對組之間產生電壓差AVIO。因爲必須產生主時 脈信號COLMASTER、爲行解碼t並驅動行選擇線，才能 在本地輸出入線I 0及I0B對组内發展資料信號，並且這類 作業要花上若干時間，因此侷限了記憶體裝置的作業速 度。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---ί—τ-------裝—— (請先閱讀背面之注意事項寫本頁) -ΓΥ.- 訂· _ -線. 經濟部智慧財產局員工消費合作社印製 A7 經 濟 部 智 慧 財 產 局 消 費 人 發明說明（3 根據傳統技術，由於啓動行選擇信號cSL可回應資 出入指令信號COLCYC的驅動，因此縮短了資料讀取的^ 度。 發明總Μ 爲了解決上述問題，本發明的目的是提供一種讀取 速度被加快的行選擇線驅動電路，以及一種包 = 的記憶體裝置。 匕路 本發明的另-自的是提供-種驅動上述行選擇線驅 路及記憶體裝置的方法〇 因此’爲了達到第-個目的’根據本發明的行選擇線樞 動電路，包括一行選擇線驅動部份，用於產生—行選擇信 號啓動時可回應用來鎖上行位址的行問鎖信號，關閉時 可回應作爲該行位址的指令信號的資料輸出入指令信號。 該行選擇線驅動部份包括一主時脈信號產生器，用°以產 生主時脈信號，啓動時可回應行問鎖信號，關閉時可回應 資料輸出入指令信號’ 一行位址鎖上部份，用以從所接收 =的位址產生一行位址，以回應該行閂鎖信號，以及一行 解碼萍份，用來接收主時脈信號及行位址，並驅動對應至 該行位址的行選擇線。 t主時脈信號產生部份包括一第一脈衝產生器，用以產 生一第一脈衝，啓動一段預定時皡後可回應行問鎖信號的 上升波段，一第二脈衝產生器，用以產生一第二脈衝，啓 動一段預定時間後可回應資料輸出入指令信號的上升波 •k以及主時脈信號產生器，用以產生該主時脈信號， A7 經濟部智慧財產局員工消費合作社印製 434547^ 五、發明說明（4 驅時可回應該第一脈衝，取解驅動時可回 衝。 ‘ 罘一脈 爲了要達成第一個目的，因此提供—種記憶體裝置，包 括—行選擇線驅動部份，用來將接收到的位址解碼，以^ 應用來鎖上行位址的行問鎖信號以及用來指示接收到=: 址的資料輸出入指令信號，並驅動一相關的行選擇線 行選擇器，用來將放大後的位元線資料傳送至本地輸出入 線，以回應用來感應及放大該記憶體裝置的位元線資料之 位元線感測放大器的驅動，並回▲該行選擇線，—感測放 $器控制部份’用以產生輸出人感測放大器啓動（enable) 信號，驅動時可回應資料輸出入指令信號，以及一輸出入 感if放^器，用以感應及放大傳送至本地輸出入線的位元 線資料信號，並將該本地輸出入線資料信號，傳送至通用 輸出入線，以回應輸出入感測放大器啓動信號的驅動。行 選擇線啓動時可回應行問鎖信號’關閉時可回應資蚪輸出 入指令信號。 爲了達成第二個目的，在驅動記憶體裝置的方法中，需 要接收一個位址。產生行位址以回應行問鎖信號的土升波 段，並驅動相對應的行選擇線。位元線感測放大器所放大 的資料，傳送至本地輸出入線，以回應該行選擇線的驅 動。驅動輸出入感測放大器啓動傺號可回應資料輸出入指 令信號的上升波段，並且該本地輸出入線的資料信號傳送 至共通（global)的輸出入線。取消驅動行選擇線可回應資 料輸出入指令信號的上升波段β 7- 本‘紙張尺度適用中國國家標準（CNS)A4規格（2J〇x297公g

五、發明說明（5 了達成第一個目的，於驅動具有輸出入感測放大器的 :思體较置的行選擇線的方法中，需要接收—個位址。也 2接=的位址產生行位址，以回應行閂鎖信號，並產生主 ，脈仏號。接收到該主時脈信號及行位址，並產生一預先 名ίϊ行心址。驅動對應到該預先解碼的行位址的行選擇 線。取消驅動該行選擇線可回應用來控制輸出入感測放大 器的驅動之資料輸出入指令信號的上升波段。 、根據本發明，有可能在執行資料輸出入指令信號之後， ，即驅動輸出入感測放大器，因秦執行資料輸出入指令信 號的狀態下，行選擇線已預先驅動，以回應行閂鎖信號。 因此，可改良行選擇速度，並縮短tDAC，tDA 彳 動資料輸出入指令信號開始算起，輸出資料所花的時間。 因此，增加了資料讀取作業的速度。 圖式簡單説明 藉由詳細描述較佳真體實施例以及參考隨附的附崮，本 發明的上述目的及優點，將更爲清楚： ,.圖1爲傳統記憶體裝置中用來説明影響資料存取時間 tDAC的因素的時序圖； 經濟部智慧財產局員工消費合作社印製 圖2爲根據本發明概略顯示與記憶體裝置的輸出入有關 之方塊圖；’ 圖3爲圖2記憶體控制器中與輸出入有關電路之方塊 ’圖4爲圖3中所顯示的主時脈產生器的範例電路圖；以及 圖5爲圖3中根據本發明用以驅動該記憶體裝置的信號 -8 ™ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公茇） A7 B7

經濟部智慧財產局員工消費合作社印製 五、發明說明（6 )時序圖8 圖式之詳細説明 以下將根據隨附的附圖更詳細地説明本發明。 圖2是根據本發明的記憶體裝置的示意方塊圖，其中以 rambus DRAM爲例’該DRAM在不同時間點接收位址和位 址接收指令作爲輸入信號》 根據本發明的記憶體裝置，包括一介面1 〇、一記憶_ 格控制器2 0和一記憶體格陣列3 0。 該介面1 0透過輸入腳位（未顯杳）和位址Ai接受與時脈 信號CLK同步的指令信號CMD，並產生用來控制記憶體 的信號，例如控制信號像行閂鎖信號COLLAT和資料輸出 入指令信號COLCYC，以及位址Ai'。 用來鎖上行位址的行閂鎖信號COLLAT，指示該輸出位 址Ai’爲行位址。在驅動行閂鎖信號c〇LLAT之後，將啓動 用來指示接收位址A〆的資料輸出入指令信號c〇LC YC。 該介面10在輸入模式下透過資料輸出入腳位（未顯示）接 收資料DIN，利用該資料本介面產生一寫入資料信號 W D。該介面1 〇在輸出模式下從記憶體格控制器2 〇接收 讀取資料信號RD輸出，利用該信號rd本介面可產生輸出 資料DOUT。 記憶體格控制器2 0從該介面1 接收行位址Ai，和指令信 號COLLAT和COLCYC ’並產生若干信號，包括用以選擇 記憶體格陣列3 0相關位址的行選擇信號CSL。 記憶體格控制器2 0，將接收自介面1 〇的窝入資料信號 -9- — — — — — — · 11 (請先閱讀背面之注意事冩本頁) 訂· -·線‘ 本纸張Μ適帛中國國家標準（CNS)A4規格（2i〇 X 297公愛)

五、發明說明（7 ) WD，寫入到記憶體格陣列30的相關記憶體格中，或是爲 了回應行選擇信號CSL，輸出接收自記憶體格陣列3 〇的讀 取資料信號R D。 #憶體格控制器2 0和記憶體格.陣列3 〇之間的信號傳 輸，係透過本地輸出入線I0*I0B來執行。該記憶體格控 制器2 0包括一行選擇線驅動電路，用以產生行選擇信號 CSL·。行選擇線驅動電路的特定方塊圖如圖3所示。 圖3爲圖2記憶體格控制器2 〇中與輸出入有關的電路方 塊圖，該圖顯示一資料讀取路徑£ ， 根據本發明的記憶體裝置的記憶體格控制器2 〇，包括 一行選擇線驅動電路4 〇、一輸出入感測放大控制器9 〇， 以及一輸出入感測放大器9 5 〇 該行選擇線驅動電路40將接收到的位址Ai，解碼，以回 應行f-Ι鎖#號COLLAT和資料輸出入指令信號COLCYC， 從k制器譬如像rambus控制器5透過介面1〇輸出。座生對 應至位址Ai，用以驅動行選擇線的行選擇信號CSL。 行選擇信號CSL啓動時，可回應行閂鎖信號c〇LLat , 關閉時可回應資料輸出入指令信號C〇lc YC。 _ 經濟部智慧財產局員工消费合作社印製 該行選擇線驅動電路40包括一主時脈產生器5〇、一行 仏址閂鎖單元7 〇 ’以及行解碼單元8 〇，如.圖3所示。 主時脈產生器50產生主時脈信虢COLMASTER，該信號 啓動時可回應行閂鎖信號C0LLAT，關閉時可回應資料輸 出入指令信號COLCYC » 行位址閂鎖7 0從所接收到的位址八丨’產生—行位址匚乂， -10- 本紙張尺度適財關家標準（CNS)A4規格（2W x 297公 A7 ------~~-_____ 五、發明說明（8 ) 二 並回應行閂鎖信號COLL AT。 行解碼單元80產生該行選擇信號CSL，用以藉由輸入主 時脈信號COLMASTER和行位址CAi，驅動對應至該行位 址CAi的行選擇線。該行解碼單元8 〇最好是也包括一行預 先解碼器8 2和一行解碼器8 4。該行預先解碼器8 2從行位 址CAi產生一解好碼的行位址DCAij以回應主時脈信號 COLMASTER。 該行選擇線驅動電路40可另包括一延遲65，用以接收 該主時脈信號COLMASTER '延遲主時脈一段時間，並輸 出已延遲主時脈信號COLMASTERD。 於行選擇線驅動電路40内所產生的行選擇信號CSL，由 包含於記憶體格陣列3 0内的行選擇.器3 2接收成爲輸入信 號。該行選擇器3 2將讀取自記憶體格陣列3 6、以及透過 位元線感測放大器3 4所感應及放大的位元線資料，傳送 至本地輸出入線10犮IOB，以回應行選擇信號cs[的驅 動0 該輸出入感測放大控制器9 0產生輸出入感測放大器啓 動信號PI0SE，驅動時可回應資料輸出入指令信號 C0LCYC 。 經濟部智慧財產局員工消費合作社印 輸出入感測放大器95感應並放大移轉至本地輸出入線 10及I0B的位元線資料信號。該激出入感測放大器9 $將 本地輸出入線上的資料信號移轉至共通的輸出入（1〇)線 作爲讀取資料R D信號’以回應輸出入感測放大器啓動信 號PI0SE的驅動。 -11 - 本紙張尺度適用令國家標準（CNS)A4規格（210 X 297公釐） A7 -------_B7 五、發明說明（9 ) 根據本發明的較佳具體實施例，行選擇信號Csl啓動時 可回應行閂鎖信號COLLAT。並驅動對應至由行選擇信號 CSL所選擇的位址的行選擇器3 2。因此，將該位元線感測 放大器34和本地輸出入線1〇及I〇B連在一起。位元線感 測放大器3 4所放大的位元線資料信號，在本地輸出入線 10及Ι0Β上發展。本地輸出入線1〇及1〇]5所發展的位元線 資料信號’輸出至共通的輸出入線，以回應於行閂鎖信號 COLLAT之後接收作爲輸入信號的資料輸出入指令信號 C0LCYC。也就是，透過啓動輸电-入感測放大控制器9 〇， 產生輸出入感測放太控制器啓動信號pi〇SE，以回應資料 輸出入指令信號C0LCYC。輸出入感測放大器95由輸出入 感測放大器啓動信號PI0SE所驅動。因此，在本地輸出入 線10及I0B上所發展的資料信號會輸出至共通輸出入線作 爲讀取資料信號r D » 根據本發明，在資科輸出入指令信號c〇lcyc執荇以及 輸出入感測放大器9 5運作之前，資料信號會被放大並載 入至本地輸出入線I 〇及I〇B上。 然後，資料輸出入指令信號c〇lcyc會加以執行、輸出 入感測放大器開始運作，並且讀取資料RD信號輸出至本 地輸出入線。因此，從資料輸出入指令信號c〇Lc yc應用 裝置輸出讀取資料信號RD所花費過時間，也就是iDAC， 會被減少。 圖4爲圖3中所顯示的主時脈產生器的範例電路圖。 '如圖4所tf，主時脈信號產生器5〇包括一第一脈衝產生 -12-

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經濟部智慧財產局員x消費合作杜印製 五、發明說明（1〇 ) 器52、一第二脈衝產生器55、以及一主時脈產生器58。 第一脈衝產生器52產生一第一脈衝PUL1，該脈衝被驅 動至低電位一段預定時間後，可回應行閂鎖信號COLLAT 的上升波段。 第一脈衝產生器52包括一第一正反器53，用以接收行 問鎖信號COLLAT、反轉並輸出行閂鎖信號COLLAT，並 包括一第一邏輯單元54，用以在驅動行閂鎖信號C〇LLat 及第一正反器的輸出信號時，輸出被驅動至低電位的第一 脈衝 PUL1。 J , 第一正反器53由若干正反器所組成，第一邏辑單元54 由邏辑閘，例如NAND閘所组成。第一脈衝PUL1的寬度由 組成第一正反器53的數量來決定。第一脈衝PUL1提供主 時脈產生器58作爲輸入信號^ 該第二脈衝產生器55產生一第二脈衝plJL2，驅動至高 電位一段預定時間-後，可回應資料輸出入指令-信號 COLCYC的上升波段。 該第二脈衝產生器55包括一第二正反器56，用以接 收、反轉、及輸出資料輸出入指令信號C〇LCYC，以及一 第二邏輯單元57，用以在驅動資料輸出入指令信號及第 一正反器的輸出信號時，輸出羅動至高電位的第二脈衝 PUJL2 ° ^ 第二正反器56與组成第一脈衝產生器52的第一正反器 53—樣，係由若干正反器所組成ώ該第二邏輯單元57由 一邏輯閘組成，例如一 NAND閘及一正反器。第二脈衝

(請先閱讀背面之注意rs --- 寫本頁)

•I11，I .線 -13 - 、 ^ J, ώ c V J- V ™ · 1 /- / ' A7 ，>钙4:譯 _B7_ 五、發明說明（11 ) (請先間讀背面之注意事項Λ 駕本頁) PUL2的寬度由组成第二正反器56的正反器數量來決定。 該第二脈衝PUL2提供主時脈產生器58作爲輸入信號。 主時脈產生器58產生主時脈信號COLMASTER，驅動時 可回應第一脈衝PUL1，取消驅動時可回應第二脈衝 PUL2。 主時脈產生器58包括一 pull-up電晶體5 9，其源極或漏 極連接至電壓Vcc，啓動時可回應第一脈衝PUL1的驅動， 以及一 pull-down電晶體6 0，其源極或漏極連接至接地電 壓Vss，關閉時可回應第二脈衝P^TJL2的驅動。主時脈產生 器5 8另包括一問鎖6 1，用以鎖住並輸出pull-up及pulldown 電晶體59 及 60 的 輸出。 較佳的情況是，pull-up電晶9及pull-down電晶體6 0 分別包括一 PMOS電晶體和一 NMOS電晶體。 行閂鎖信號COLLAT被驅動並輸入至主時脈信號產生器 50時，會產生具有嵩電位的第一脈衝PUL1。第二脈衝 PUL1啓動pull-up電晶體59並產生高電位主時脈信號 COLMASTER。 經濟部智慧財產局員工消費合作社印製 行閂鎖信號COLLAT驅動後一段時間，資料輸出入指令 信號COLCYC爲輸入時，即產生具有低電位的第二脈衝 PUL2。pull-down電晶體60由第二脈衝啓動，並產生低電 位Vss主時脈信號COLMASTER。is 圖5爲圖3中根據本發明所顯示用以驅動記檍體裝置信 號的時序圖。 根據本發明驅動記憶體裝置信號的流程如下所示。與時 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 43454^^ A7 B7 五、發明說明（12) 鐘C L K同步接收到的位址ΑΓ是用來產生行位址CAi，以 回應行閂鎖信號COLLAT的上升波段。主時脈 COLMASTER驅動時可回應行閂鎖信號COLLAT的上升波 段。行位址CAi係用來產生已解碼的行位址DCAij，以回 應由於延遲主時脈信號COLMASTER某段時間所獲得的延 遲主時脈信號COLMASTERD。相闞的行選擇信號〇31^被驅 動時可回應解碼後的行位址DCAij。 位元線資料信號傳送至本地輸出入線10及IOB，並逐漸 發展以回應行選擇信號CSL的驅每_.。輸出入線10上所產生 的位元線資料信號與互補輸出入線Ι0Β上所產生的位元線 資料信號之間的電壓差，不小於某個AVIO値時，輸出入 感測放大器啓動信號PIOSE於被驅動時可回應資料輸出入 指令信號COLC YC的上升波段。本地輸出入線I 0及IOB的 資料信號將輸出爲讀取資料信號RD。 行選擇線取消驅動時可回應資料輸出入指令信號 COLCYC 60上升波段。更明確地説，就是主時脈信號 COLMASTER取消驅動時可回應資料輸出入指令信號 C0LCYC的上升波段。延遲的主時脈信號COLMASTERD 取消驅動時可回應主時脈信號COLMASTER的下降波段。 解碼以回應延遲的主時脈信號COLMASTERD下降波段的 行位址DCAij以及對應至該位址皓行選擇信號CSL，都被 取消驅動。 如圖2及圖3所示的半導體裝置的動作將以圖5時序圖來 加以説明。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — —•—— — — — 111 - · I — (請先閱讀背面之注意事1).寫本頁) •I6J· .線 434547 A7 B7 五、發明說明（13 接收介面1 0所產生的行閂鎖信號.COLLAT和資料輸出入 指令信號COLCYC作爲記憶體控制器2 0内的主時脈產生器 5 0的輸入信號時，被驅動時可回應行閂鎖信號、取消驅 動時可回應資料輸出入指令信號的主時脈信號 COLMASTER，由圖4所顯示的電路產生。主時脈信號 COLMASTER由延遲65延遲一段時間，並加以輸出。 當行閂鎖信號COLLAT爲輸入信號並用來產生行位址 CAi時，位址Ai'由行位址問鎖單元7 0鎖上。行位址cAi及 延遲的主時脈信號COLMASTERI^爲輸入至行解碼單元8 〇 的信號，並驅動對應至邑解碼的行位址DCAij、用以驅動 行選擇線的行選擇信號CSL。對應至由行選擇信號c s L所 選擇的位址的位元線感測放大器3 4，係連接至本地輸出 入線I 0及IOB。位元線感測放大器3 4所放大的位元線資 料信號係在本地輸出入線I 〇及IOB上產生。 經濟部智'€財產局員工消費合作社印製 輸出入感測放大控制器9 〇啓動時可回應於行閂鎖-信號 COLLAT之後接收作爲輸入信號的資料輸出入指令信號 COLCYC。因此，驅動輸出入感測放大器啓動信號 PIOSE。輸出入感測放大器9 5係由輸出入感測放大器啓動 信號PIOSE所驅動》本地輸出入線I 〇及I〇B上所發展出來 的位元線資料信號係輸出至共通輸出入線作爲讀取資料信 號 RD。 & 也就是説，執行資料輪出入指令信號C〇LCYC：之前，行 選擇#號CSL係由行閂鎖信號c〇LLAT加以驅動a因此， 該資料會放大並載入到本地輪出入線〖〇及ί〇Β上。資料輸 -16- 本紙張（料财®目家標準(CNS)A4規 Α7 Β7 五、發明說明（14 ) 出入指令信號COLCYC執行及輸出入感測放大器9 5運作 時，本地輸出入線10及IOB上發生的資料信號會放大並輸 出至共通輸出入線。 根據本發明，有可能節省產生主時脈信號C0LMASTER、 將某一行解碼、驅動行選擇線、並產生本地輸出入線1〇 及I0B對組之間某種電壓差的時間。因此，傳統上於資料 輸出入彳g令乜號COLCYC成爲輸入信號後才能驅動行選擇 #號CSL·，並且只有在本地輸出入線〗〇及i〇b對組上的資 料間有某種電壓差Λνΐ〇時，資鲁信號rd才會輸出的情 況相較，tDAC減少了。 根據本發明的半導體記憶體裝置，由於作爲位址接收指 令h號的資料輸出入指令信號，適用於預先啓動行選擇線 以回應行閂鎖信號的狀況，套用至資料輸出入指令信號之 後’會以高速驅動輸出入放太器。於是可輸出資料。因 此’可改良行選擇速皮，並減少從資料輸出入指令饴號輸 出資料所花費的時間tDAC β因而也可改良資料讀取動作 的速度0 經濟部智慧財產局員工消費合作社印製 較佳的具體實施例如附圖及説明書所述β此處將利用特 定的名詞。但是，這些名詞並不用來限定申請專利範園内 所提供的本發明範疇，而是用來解釋本發明。因此，本發 明範疇必須由申請專利範圍的本集加以定義。 -17- 本紙張尺度過用中國國家標準（CNS)A4規格（21〇χ297公釐）

Claims (1)

1. 8888 ABCD 鶚 、申請專利範圍 L —種記憶體裝1的行選擇線驅動你 勒π路，包含一行選擇線 驅動部份，用以產生-行選擇信號，啓動時可回應用来 鎖上-行位址的行閃鎖信號，關閉時可回應作爲該行位 址的指令信號的資料輸出入指令信號。 2,如申請專利範園第!項之電路，其中該行.選擇 份包括： -主時脈信號產生器，用以產生—主時脈信號，啓動 時可回應該行閃鎖信號，關閉時可回應該資料輸出入产 令信號； -· ^ 三- ， •—行位址鎖上部份，用以從—接收到的位址產生—行 位址以回應該行閃錦信號；以及 —行解碼部份，用以接收該主時脈信號及行位址，並 驅動對應至該行位址的行選擇線。 3‘如申請專利範圍第2項之電路，其中該主時脈信號產生 部份包括： - —第一脈衝產生器，用以產生一第一脈衝，該脈衝啓 動一段預定時間後可回應行閂鎖信號的上升波緣； —第二脈衝產生器，用以產生一第二脈衝，該脈衝啓 經濟部智慧財產局員工消費合作社印製 動一段預定時間後可回應資料輸出入指令信號的上升波 緣；以及 —主時脈信號產生器，用以#產生該主時脈信號，該信 號啓動時可回應該第一脈衝，關閉時可回應該第二脈 衝。 4.如申請專利範圍第3項之電路’其中該第—脈衝產生器 -18 - 本紙張尺度適用中國國家標準（CNS) Α4規格（210><297公釐 Λ8 B8 C8 ____ D8 六、申請專利範圍 — 包括： 一反相部份，用以接收該行閂鎖信號，並輸出該反相 後的行閂鎖信號：以及 —邏輯單元，用以在啓動反相部份的行閂鎖信號及輸 出信號時，輸出啓動至一低電位的第—脈衝。 5. 如申請專利範圍第3項之電路，其中該第二脈衝產生器 包括： 一反相部份，用以接收資料輸出入指令信號並輸出反 相後的資料輪出入指令信號以及 ， 一邏輯單元，用以在啓動該反相部份的資料輸出入指 令信號及輸出信號時，輸出啓動至一高電位的第二脈 衝。. 6. 如申請專利範園第3項之電路，其中該主時脈信號產生 器包括： 一拉上（pull-up )電晶體，其源極/漏極連接i —電 壓，啓動時可回應該第一脈衝的驅動； 一拉下（pull-down )電晶體，其源極/漏極連接至一接 地電壓，關閉時可回應該第二脈衝的驅動；以及 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項、1"本頁) —閂鎖’用以鎖上並輸出該拉上及拉下電晶體的輪 出0 、7·如申請專利範圍第2項之電路与其中該行選擇線驅動部 份另包括一延遲部份，用以接收該主時脈信號、延遲主 時脈信號一段時間、並輸出延遲的主時脈信號。 8·如申請專利範圍第1項之電路，其中該記憶體裝置爲 -19- 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） 4 Λ8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 4〇 d 7 申請專利範圍 rambus DRAM。 9-—種記憶體裝置，包括： 一行選擇線驅動部份，用以將一接收到的位址解碼， 以回應用來鎖上行位址的行閃鎖信號，以及用來指示接 收到的行位.址的資料輸出入指令信號，並驅動相關行選 擇線； 一行選擇器，用以將放大後的位元線資料傳送至本地 輸出入線，以回應用來感應及放大記憶體裝置的位元線 資料的位兀線感測放大器的喔動，並回應該行選，擇線； 。一感測放大器控制部份，用以產生—輸出入感測放大 器啓動信號，該信號驅動時可回應資料輸出入指令信 號；以及 —輸出入感測放大器，用以感應及放大傳送至該本地 輸出入線的位元線資料信號，並將本地輸出入線資料信 號傳送至該共通蛞輸出入線，以回應該輸出入感-測放大 器啓動信號的驅動； 其中該行選擇線啓動時可回應該行閂鎖信號，關閉時 可回應該資料輸出入指令信號。 ▽1Ό.如申請專利範圍第9項之記憶體裝置，其中該行選擇線 驅動部份包括： 一主時脈彳§號產生電路，用戒產生一主時脈信號，啓 動時可回應孩行閂鎖信號，關閉時可回應該資料輸出入 指令信號； —行位址鎖上部份，用以從一接收到的位址產生一行 -20- 本氏張尺度適用中國國家標準（CNS ) A4規格（210X ?97公麥

   4 5 3 4 8 8 8 8 ABCD ☆、申請專利範圍 — 位址，以回應該行閂鎖信號；及 一行解碼部份，用以驅動一行選擇線，該行選擇線接 收該主時脈信號及行位址，並驅動一對應至該行位址的 行選擇線。 11. 一種驅動記憶體裝置的方法，由以下步驟所組成： (a) 接收一位址； (b) 產生一行位址以回應行閂鎖信號的上升波段，並 驅動相對應的行選擇線； (c) 將由一位元線感測放；^器所放大的資料俸送至一 本地輸出入線，以回應行選擇線的驅動； (d) 驅動一輸出入感測放大器啓動信號以回應該資料 輸出入指令信號的上升波段，並將本地輸.出入線的資料 信號傳送至共通的輸出入線；以及 (e) 取消驅動該行選擇線以回應資料輸出入指令信號 的上升波段。 — * 12. 如申請專利範園第1 1項之方法，其中步驟（b )由以下步 驟所组成： (M)從接收到的位址產生該行位址以回應一行閂鎖信 號，並產生一主時脈信號； (b2)接收該主時脈信號和行位址，並產生一預先解碼 的行位址；以及 (b3)驅動一對應至該預先解碼行位址的行選擇線。 13. —種用以驅動具有一輸出入感測放大器的記憶體裝置的 行選擇線，由以下步驟所組成： -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項本頁) -裝· -訂 經濟部智慧財產局員工消費合作社印製 ABCD 4345 47^ 六、申請專利範圍 二 (a) 接收一位址； (b) 從接收到的位址產生一行位址以回應一行閂鎖信 號並產生一主時脈信號； (c) 接收該主時脈信號和行位址並產生一預先解碼的 行位址； (d) 驅動對應至該預先解碼行位址的行選擇線；以及 (e) 取消驅動該行選擇線，以回應用來控制輸出入感 測放大器的驅動的資料輸出入指令信號的上升波緣。 f請先閎讀背面之注項年本頁) 裝. .iJKL 訂 .線 MJ 經濟部智慧財產局員工消費合作社印製 22 本紙铁尺度逋用t國國家#準（CNS ) A4規格（210X29?公釐）