JP5038658B2 - 半導体メモリ素子 - Google Patents

Description

本発明は半導体設計技術に関し、詳細には高周波数においても安定して動作する半導体メモリ素子に関する。

一般に、ＤＤＲ２ ＳＤＲＡＭは、外部的にコマンドを連続的に印加することができるが、入力されたコマンドを直ちに行うものではない。読み込み動作を行う場合、読み込みＣＡＳ信号が活性化されなければならないが、ＤＤＲ２ではこの読み込みＣＡＳ信号の活性化時点を遅延させることによって、連続したコマンドを行うための時間を内部的に確保する。印加された読み込みコマンドにより内部動作を制御する読み込みＣＡＳ信号が活性化される時までの遅延時間をアディティブレイテンシー（Ａｄｄｉｔｉｖｅ Ｌａｔｅｃｙ：以下「ＡＬ」とする）という。また、ＡＬにより活性化された読み込みＣＡＳ信号から有効なデータが出力されるまでにかかる時間がＣＡＳレイテンシー（ＣＡＳ Ｌａｔｅｃｙ：以下「ＣＬ」とする）である。即ち、読み込みコマンドが印加され内部データが出力される時までにかかる読み込みレイテンシー（Ｒｅａｄ Ｌａｔｅｎｃｙ：ＲＬ）はＡＬとＣＬの和になる。

このように、半導体メモリ素子は、読み込みコマンドによりメモリアレイブロックから出力されたデータをラッチして格納し、設定されたＣＬに対応する時点にてこれを出力する。これは、設定されたＣＬより予めデータがメモリアレイブロックから出力された場合、次に連続して出力されるデータとの衝突を抑えるためのものである。

一方、１回の読み込みコマンドの印加により出力される複数ビットのデータが出力されることができるが、１回に出力されるデータのビット数は、モードレジスター（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）のバーストレングス（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）の設定を介して決定される。また、出力されるデータ順もやはりモードレジスター（ＭＲＳ）のバーストタイプ（Ｂｕｒｓｔ Ｔｙｐｅ）の設定を介して決定可能であり、設定に応じてインタリーブモード（Ｉｎｔｅｒｌｅａｖｅ Ｍｏｄｅ）とシーケンシャルモード（Ｓｅｑｕｅｎｔｉａｌ Ｍｏｄｅ）に分けられて、相異なるデータの出力順序を有する。

具体的には、ＤＤＲ２では、読み込み動作時に、１つのデータピン当たり４ビットのメモリセルデータをデータラインＧＩＯを通じて伝送する４ビットプリフェッチを使用する。

図１は、一般の半導体メモリ素子のデータ経路を示した図である。以下メモリアレイブロックから出力パッドまでのデータ経路について詳説する。

まず、読み込み動作の際、メモリアレイブロック内の単位メモリセル１からデータがビットラインＢＬ、／ＢＬに微細電圧で印加されれば、これはビットライン検知増幅器２により検知されてプル電圧レベルに増幅される。印加されたカラムアドレスによって活性化されるカラム選択信号ＹＩによりビットライン検知増幅器２のデータがデータバスに印加され、これはデータ検知増幅器３によって再増幅される。データ検知増幅器３のデータは、入出力データラインＩ／Ｏバスを介してパイプラッチ手段４に格納され、ＣＬに対応する時点にてデータ出力バッファー５に出力される。データ出力バッファー５は、データパッド６を介してデータを外部に出力する。このように、データ検知増幅器３からデータ出力バッファー５までの経路を読み込み経路とする。

そして、書き込み動作の際、外部からデータパッド６を介してデータが印加されれば、これはデータ入力バッファー７を経て素子内に印加される。データ入力バッファー７の出力データは、データ入力レジスタ８に格納されてから入出力データラインＩ／Ｏバスを介して書き込みドライバー９に伝送される。書き込みドライバー９はこれを増幅しデータバスに伝送し、カラムアドレスによって活性化されたカラム選択信号ＹＩによりデータバスのデータはビットライン検知増幅器２のビットラインＢＬ，／ＢＬに印加される。従って、ビットラインＢＬ，／ＢＬに印加されたデータが単位メモリセル１に格納される。このように、データ入力バッファー７から書き込みドライバー７までの経路を書き込み経路とする。

即ち、ＤＤＲ２のような半導体メモリ素子は、読み込み経路にパイプラッチ手段４を含むことで、連続的にコマンドが印加される場合にもデータの衝突を防止することができる。従って、本発明はパイプラッチ部に含まれた複数のパイプラッチの動作を制御するパイプラッチ部を提案する。
特表２００２−５１０１１８ 特開２００１−３５１５４ 特開２００４−１７１７３８

本発明は、上記した問題点を解決するためになされたものであって、その目的は、高周波数でも安定して駆動するパイプラッチ装置を備える半導体メモリ素子を提供することにある。

上記した技術的な課題を達成するため、本願は以下の半導体メモリ素子に関する発明を提供する。

本願第１の発明は、データを受けるパイプラッチ手段と、データラインから伝送されたデータが前記パイプラッチ手段に入力される時点を制御する入力制御手段と、前記パイプラッチ手段に格納されたデータが出力される時点を制御するための出力制御手段と、書き込み動作の時、前記入力制御手段及び出力制御手段を制御して、前記パイプラッチ手段を初期化させるための初期化制御手段と、を備えたことを特徴とする半導体メモリ素子を提供する。

本願第２の発明は、前記初期化制御手段が、パワーアップ信号、クロックイネーブル信号、または書き込み／読み込みフラグ信号のいずれか１つが発生化する場合、初期化制御信号を活性化させることを特徴とする前記第１の発明に記載の半導体メモリ素子を提供する。

本願第３の発明は、前記初期化制御手段が、前記パワーアップ信号を反転させるための第１インターバーと、前記クロックイネーブル信号を反転させるための第２インターバーと、前記第１及び第２インターバーの出力信号と、前記書き込み／読み込みフラグ信号を入力として前記初期化制御信号を出力するためのノアゲートと、を備えたことを特徴とする前記第２の発明に記載の半導体メモリ素子を提供する。

本願第４の発明は、前記パワーアップ信号は、電源電圧が安定化されてから活性化されることを特徴とする前記第３の発明に記載の半導体メモリ素子を提供する。

本願第５の発明は、前記クロックイネーブル信号は、パワーダウンモードの間に活性化されることを特徴とする前記第３の発明に記載の半導体メモリ素子を提供する。

本願第６の発明は、前記書き込み／読み込みフラグ信号が、書き込みコマンドに応答して活性化され、読み込みコマンドに応答して非活性化されることを特徴とする前記第３の発明に記載の半導体メモリ素子を提供する。

本願第７の発明は、前記書き込み／読み込みフラグ信号が、書き込みコマンドの入力時点で（ＷＬ−１）クロックが経過した後に活性化され、読み込みコマンドの入力時点でアクティブレイテンシー以後に非活性化されることを特徴とする前記第３の発明に記載の半導体メモリ素子を提供する。

本願第８の発明は、前記入力制御手段が、読み込みコマンドが入力された後、カラム系クロック信号を遅延させて伝送するための第１インバーターチェインと、それぞれの前記初期化制御信号と、前記第１インバーターチェインの出力に応答して、該当の入力ラッチ信号を伝送するための複数の入力ラッチと、それぞれの前記初期化制御信号及び遅延されたカラム系クロック信号に応答して、前記該当の入力ラッチ信号を制御し該当の入力制御信号として出力するための複数の入力制御信号出力部と、を備えたことを特徴とする前記第３の発明に記載の半導体メモリ素子を提供する。

本願第９の発明は、前記出力制御手段が、ＤＬＬクロックを遅延させて伝送するための第２インバーターチェインと、それぞれの前記初期化制御信号と前記第２インバーターチェインの出力に応答して、該当の出力ラッチ信号を伝送するための複数の出力ラッチと、それぞれの前記初期化制御信号に応答して、前記該当の出力ラッチ信号を制御し該当の出力制御信号として出力するための複数の出力制御信号出力部と、を備えたことを特徴とする前記第８の発明に記載の半導体メモリ素子。

本願第１０の発明は、前記パイプラッチ手段が、前記該当の入力制御信号に応答して、前記データラインのデータを伝送するための入力部と、前記入力部のデータをラッチするための第１ラッチと、前記該当の出力制御信号に応答して、前記第１ラッチに格納されたデータを伝送するための出力部と、前記出力部のデータをラッチし出力データとして出力するための第２ラッチとを備えたことを特徴とする前記第９の発明に記載の半導体メモリ素子を提供する。

本願第１１の発明は、データを受けるパイプラッチ手段と、データラインから伝送されたデータが前記パイプラッチ手段に入力される時点を制御する入力制御手段と、前記パイプラッチ手段に格納されたデータが出力される時点を制御するための出力制御手段と、書き込み動作の駆動時、活性化される書き込み／読み込みフラグを検知し、前記入力制御手段及び出力制御手段を制御して前記パイプラッチ手段を初期化させるための初期化制御手段と、を備えたことを特徴とする半導体メモリ素子を提供する。

本願第１２の発明は、前記書き込み／読み込みフラグ信号が、書き込みコマンドに応答して活性化され、読み込みコマンドに応答して非活性化されることを特徴とする前記第１１の発明に記載の半導体メモリ素子を提供する。

本願第１３の発明は、前記書き込み／読み込みフラグ信号が、前記書き込みコマンドの入力時点で（ＷＬ−１）クロックが経過した後に活性化され、読み込みコマンドの入力時点でアクティブレイテンシー以後に非活性化されることを特徴とする前記第１２の発明に記載の半導体メモリ素子を提供する。

本願第１４の発明は、前記入力制御手段が、読み込みコマンドが入力された後、カラム系クロック信号を遅延させて伝送するための第１インバーターチェインと、それぞれの前記初期化制御信号と、前記第１インバーターチェインの出力に応答して、該当の入力ラッチ信号を伝送するための複数の入力ラッチと、それぞれの前記初期化制御信号及び遅延されたカラム系クロック信号に応答して、前記該当の入力ラッチ信号を制御し該当の入力制御信号として出力するための複数の入力制御信号出力部と、を備えたことを特徴とする前記第１３の発明に記載の半導体メモリ素子を提供する。

本願第１５の発明は、前記出力制御手段が、ＤＬＬクロックを遅延させて伝送するための第２インバーターチェインと、それぞれの前記初期化制御信号と前記第２インバーターチェインの出力に応答して、該当の出力ラッチ信号を伝送するための複数の出力ラッチと、それぞれの前記初期化制御信号に応答して、前記該当の出力ラッチ信号を制御し該当の出力制御信号として出力するための複数の出力制御信号出力部と、を備えたことを特徴とする前記第１４の発明に記載の半導体メモリ素子を提供する。

本願第１６の発明は、前記パイプラッチ手段が、前記該当の入力制御信号に応答して、前記データラインのデータを伝送するための入力部と、前記入力部のデータをラッチするための第１ラッチと、前記該当の出力制御信号に応答して、前記第１ラッチに格納されたデータを伝送するための出力部と、前記出力部のデータをラッチし出力データとして出力するための第２ラッチと、を備えたことを特徴とする前記第１５の発明に記載の半導体メモリ素子を提供する。

本発明は、書き込み動作時にのみ、パイプラッチ装置が初期化されることによって、高速動作時にも安定して半導体メモリ素子を駆動させることができる。

以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。

図２は、本発明の一実施形態に係る半導体メモリ素子内のパイプラッチ装置に対するブロック構成図である。同図に示すように、従来技術に係る半導体メモリ素子内のパイプラッチ装置は、データが入力されるパイプラッチ手段４０と、データラインＧＩＯから伝送されたデータがパイプラッチ手段４０に入力される時点を制御する入力制御手段２０と、パイプラッチ手段４０に格納されたデータが出力される時点を制御するための出力制御手段３０と、メモリアレイブロックから出力されたデータが外部に出力される区間以外は入力制御手段２０及び出力制御手段３０を初期化させる初期化制御手段１０と、を備える。

因みに、メモリアレイブロックから出力されたデータが外部へ出力される区間は、読み込み経路を制御する制御信号を生成する信号であるデータ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０，ＯＥ４０，ＯＥ５０，ＯＥ００ＣＬ４５６の活性化を検知して区分する。

図３は、図２の初期化制御手段１０の内部回路図である。同図に示すように、初期化制御手段１０は、複数のデータ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０，ＯＥ４０，ＯＥ５０，ＯＥ００ＣＬ４５６を検知するための信号検知部１２と、該信号検知部１２の出力信号に応答して信号を生成するための信号生成部１４と、該信号生成部１４の出力信号をラッチして初期化制御信号ＤＯＵＴ＿ＲＳＴＢとして出力するためのラッチ部１６と、を備える。

信号検知部１２は、データ活性化信号ＯＥ００，ＯＥ１０，及び ＯＥ２０を入力とする論理和ゲートＯＲ１と、データ活性化信号ＯＥ３０及びＯＥ４０を入力とする論理和ゲートＯＲ２と、データ活性化信号ＯＥ５０及びＯＥ００ＣＬ４５６を入力とする論理和ゲートＯＲ３と、論理和ゲートＯＲ１，ＯＲ２，及びＯＲ３の出力信号を入力とするノアゲートＮＲ１と、該ノアゲートＮＲ１の出力信号を反転させ第１信号検知信号として出力するためのインターバーＩ３と、データ活性化信号ＯＥ００を遅延させて第２信号検知信号として伝送するための第１及び第２インターバーＩ４，Ｉ５を備える。

信号生成部１４は、第１信号検知信号をゲート入力とし、電源電圧ＶＤＤの供給端に自分のソース端が接続されたＰＭＯＳトランジスタＰＭ１と、第１信号検知信号をゲート入力としＰＭＯＳトランジスタＰＭ１のドレイン端に自分のドレイン端が接続されたＮＭＯＳトランジスタＮＭ１と、第２信号検知信号をゲート入力としＮＭＯＳトランジスタＮＭ１のソース端と電源電圧ＶＳＳの供給端との間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ２と、パワーアップ信号ＰＷＲＵＰをゲート入力とし電源電圧ＶＤＤの供給端とＰＭＯＳトランジスタＰＭ１のドレイン端との間にソースドレイン経路を有して自分のドレイン端にかかった電圧を出力信号として出力するＰＭＯＳトランジスタＰＭ２とを備える。
因みに、パワーアップ信号ＰＷＲＵＰは、半導体メモリ素子の初期動作時に内部電圧のレベルが安定化された後、非活性化される信号である。

ラッチ部１６は、クロスカップルされたインターバーＩ１及びＩ２を備えて、信号生成部１４の出力信号をラッチ及び反転させて、初期化制御信号ＤＯＵＴ＿ＲＳＴＢとして出力する。

図４は、図２の入力制御手段２０の内部回路図である。同図に示すように、入力制御手段２０は、カラム系クロック信号ＰＩＮＳＴＢ＿ＳＵＭを遅延させて伝送するためのインターバーチェイン２２０と、初期化制御信号ＤＯＵＴ＿ＲＳＴＢとインターバーチェイン２２０の出力に応答して信号を伝送するための第１〜第４ラッチ２４２，２４４，２４６，２４８と、初期化制御信号ＤＯＵＴ＿ＲＳＴＢ及び遅延されたカラム系クロック信号ＰＩＮ＿ＰＬＳに応答して第１〜第４ラッチ２４２，２４４，２４６，２４８の出力信号を制御して入力制御信号ＰＩＮＢ<０：３>として出力するための第１〜第４信号出力部２６２、２６４，２６６，２６８とを備える。

入力制御手段２０の動作について説明すると、初期に全てのデータ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０，ＯＥ４０，ＯＥ５０，ＯＥ００ＣＬ４５６が非活性化状態である場合、論理レベル「Ｌ」の初期化制御信号ＤＯＵＴ＿ＲＳＴＢが入力制御手段２０に入力される。この場合、第４ラッチ２４８の出力信号ＰＩＮＥＮは、論理レベル「Ｈ」を有する。これに、入力制御信号ＰＩＮＢ<０：３>を全て論理レベル「Ｈ」に出力させる。それから、読み込みコマンドＲＤによりカラム系クロック信号ＰＩＮＳＴＢ＿ＳＵＭが活性化されて、アクティブローパルス状の形態で印加されると、入力制御信号ＰＩＮＢ<０：３>が順次活性化され、ローパルス形態に出力される。

図５は、図２の出力制御手段３０の内部回路図である。同図に示すように、出力制御手段３０は内部ラッチを制御する信号としてＤＤＬクロックＤＤＬ＿ＣＬＫを使用しているだけが相違し、回路の具現は、図４に図示された入力制御手段２０と同じあることがわかる。

出力制御手段３０は、初期化制御信号ＤＯＵＴ＿ＲＳＴＢの活性化時に、出力制御信号ＲＰＯＵＴＢ<０：３>，ＦＰＯＵＴＢ<０：３>を論理レベル「Ｈ」に出力する。そして、ＤＤＬクロックＤＤＬ＿ＣＬＫがアクティブになると、出力制御信号ＲＰＯＵＴＢ<０：３>、及びＦＰＯＵＴＢ<０：３>を順次活性化させる。

図６は、図２の第１パイプラッチ４２の内部回路図であって、特に、立ち上がりデータＲＤ０が出力されるパスに係る回路図である。同図に示すように、第１パイプラッチ４２は、入力制御信号ＰＩＮＢ<０>に応答してデータラインＧＩＯのデータを伝送するための入力部４２＿２と、該入力部４２＿２のデータをラッチするための第１ラッチ４２＿４と、出力制御信号ＲＰＯＵＴＢ<０>に応答して第１ラッチ４２＿４に格納されたデータを伝送するための出力部４２＿６と、該出力部４２＿６のデータをラッチして立ち上がりデータＲＤＯに出力するための第２ラッチ４２＿８を備える。

図面には図示されていないが、立下りデータＦＤＯが出力されるパスは、出力制御信号がＦＰＯＵＴＢ<０>というところのみ相違しているだけであって、同一な回路具現を有する。また、図２の第１〜第４パイプラッチ４２，４４，４６，４８は、印加された入力制御信号ＰＩＮＢ<０：３>及び出力制御信号ＲＰＯＵＴＢ<０：３>，ＦＲＰＯＵＴＢ<０：３>のみが相違しているだけで、同じ回路具現を有する。

図７は、図３の初期化制御手段１０の動作波形図であって、それに基づいて初期化制御手段の動作について説明する。同図に示すように、まず、初期化制御手段１０は、データ活性化信号ＯＥが全て非活性化されてデータの出力がない場合、図３の信号検知部１２の第１及び第２信号検知信号が論理レベル「Ｌ」になる。従って、図３の信号生成部１４は、信号検知部１２の出力信号に応答して出力信号を論理レベル「Ｈ」に出力し、図３のラッチ部１６は、信号生成部１４の出力信号を反転させラッチし、初期化制御信号ＤＯＵＴ＿ＲＳＴＢを論理レベル「Ｌ」に出力する。そして、読み込みコマンドＲＤにより印加されて内部ＣＡＳ読み込み信号ＣＡＳＰ６＿ＲＤが活性化されると、複数のデータ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０，ＯＥ４０，ＯＥ５０，ＯＥ００ＣＬ４５６が順次活性化される。それから、複数のデータ活性化信号のうちのいずれか１つ以上の信号が活性化され、初期化制御手段１０は、論理レベル「Ｌ」の初期化制御信号ＤＯＵＴ＿ＲＳＴＢを出力する。

前記データ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０，ＯＥ４０，ＯＥ５０，ＯＥ００ＣＬ４５６、立ち上がり立ち上がり＿ＤＬＬクロックＲＣＬＫ＿ＤＬＬと立下り立下り＿ＤＬＬクロックＦＣＬＫ＿ＤＬＬに応答して活性化される。これら複数のデータ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０，ＯＥ４０，ＯＥ５０，ＯＥ００ＣＬ４５６によって読み込み動作により出力されるデータが通る読み込み経路を制御する制御信号ＲＯＵＴＥＮ，ＦＯＵＴＥＮ，ＱＳＥＮ＿ＰＲＥ及びＱＳＥＮの信号が活性化される。また、ＣＬが３である場合、データ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０のみが活性化される。ＣＬが４である場合、データ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０及びデータ活性化信号ＯＥ００ＣＬ４５６が活性化される。なお、データ活性化信号ＯＥ００ＣＬ４５６はＣＬが４，５、または６である場合、データ活性化信号ＯＥ００とデータ活性化信号ＯＥ１０との間に活性化される。一方、データ活性化信号ＯＥ４０，ＯＥ５０は、ＣＬが３または４である場合に非活性化され、データ活性化信号ＯＥ４０はＣＬが４より大きい場合、そしてデータ活性化信号ＯＥ５０は、レイテンシーＣＬが５より大きい場合に活性化される。

因みに、生成されるデータ活性化信号ＯＥ００，ＯＥ１０，ＯＥ１５，ＯＥ２０，ＯＥ２５，ＯＥ３０，ＯＥ３５，ＯＥ４０の数は、モードレジスター（ＭＲＳ）に設定されたＣＬにより制御され、データ活性化信号ＯＥ００，ＯＥ１０，ＯＥ１５，ＯＥ２０，ＯＥ２５，ＯＥ３０，ＯＥ３５，ＯＥ４０は、読み込み経路をアクティブにする複数の制御信号ＲＯＵＴＥＮ，ＦＯＵＴＥＮ，ＱＳＥＮ＿ＰＲＥ及びＱＳＥＮのソース信号である。

結局、前述した実施形態に係るパイプラッチブロックは、全てのデータ活性化信号ＯＥ００，ＯＥ１０，ＯＥ２０，ＯＥ３０，ＯＥ４０，ＯＥ５０，ＯＥ００ＣＬ４５６が論理レベル「Ｌ」である場合、パイプラッチ手段４０をリセット、即ち初期化させる。一方、係るパイプラッチ装置は、高周波数において誤動作が生じるが、これは初期化制御手段４０から発生するグリッチ（ｇｒｉｔｃｈ）成分によるものであって、これに関しては次の図面に基づいて詳説する。

図８は、高周波周波数で動作する場合における初期化制御手段１０の誤動作を示した図である。特に、図８は、読み込みコマンドＲＤが連続して印加される場合である。同図に示すように、２つの読み込みコマンドＲＤが連続して印加される場合、最初に読み込みコマンドＲＤにより活性化されたデータ活性化信号ＯＥ３０と、次に読み込みコマンドＲＤにより活性化されたデータ活性化信号ＯＥ００との間には、極めて小さい間隔Ａがあることが分かる。

初期化制御信号ＤＯＵＴ＿ＲＳＴＢは、データ活性化信号ＯＥ３０及びＯＥ００の非活性化区間の間に活性化されるので、Ａに図示された通り、初期化制御信号ＤＯＵＴ＿ＲＳＴＢは、それぞれの読み込みコマンドＲＤにより活性化されたデータ活性化信号ＯＥ３０及びＯＤ００の非活性化区間をアクティブ区間とする。このように、初期化制御信号ＤＯＵＴ＿ＲＳＴＢのアクティブ間隔は、素子の駆動周波数が高いほど小さくなる。従って、素子の駆動周波数が高くなるほど、Ａに図示された初期化制御信号ＤＯＵＴ＿ＲＳＴＢの活性化区間が減って、状況に応じては信号として認識されない場合が生じ得る。即ち、初期化制御信号ＤＯＵＴ＿ＲＳＴＢにより入力制御手段２０及び出力制御手段３０が初期化されたり、初期化されない場合も生じるので、素子が安定して駆動されない恐れがある。
係る問題点は、高速動作を求める半導体メモリにおいてさらに深刻になる。該問題点を解決するために、本発明では他の実施形態のパイプラッチ装置を提案する。

図９は、本発明の一実施形態に係るパイプラッチ装置のブロック構成図である。同図に示すように、本実施形態に係る半導体素子のパイプラッチ装置は、データが受けるパイプラッチ手段４００と、データラインＧＩＯから伝送されたデータがパイプラッチ手段４００に入力される時点を制御する入力制御手段２００と、パイプラッチ手段４００に格納されたデータが出力される時点を制御するための出力制御手段３００と、書き込み動作時に入力制御手段２００及び出力制御手段３００を初期化させるための初期化制御手段１００を備える。図９のパイプラッチ装置は、図２に示すパイプラッチ装置と類似した構造を有するものの、図９に示したパイプラッチ装置の初期化制御手段１００は、パワーアップ信号ＰＷＲＵＰ、クロックイネーブル信号ＣＫＥ、及び書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１を受けるという点が相違している。パワーアップ信号ＰＷＲＵＰは、半導体メモリ素子の初期動作時に内部電圧のレベルが安定化された後に論理レベル「Ｈ」に非活性化される信号である。クロックイネーブル信号ＣＫＥは、パワーダウンモードの間に論理レベル「Ｌ」に活性化される。書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１は、書き込みコマンドＷＴに応答して論理レベル「Ｈ」に活性化され、読み込みコマンドＲＤに応答し論理レベル「Ｌ」に非活性化される。

ＤＤＲ２の場合、書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１は、書き込みコマンドＷＴの入力時点ＷＬ−１でクロックが経過した後に論理レベル「Ｈ」に活性化され、読み込みコマンドＲＤの入力時点でＡＬ以後に論理レベル「Ｌ」に非活性化される。ＷＬはライトレイテンシー、即ち、書き込みコマンドＷＴが入力された後に有効なデータが出力される時までに所要されるディレーのことを意味する。ＤＤＲ２の場合、ＷＬ＝（ＲＬ−１）＝（ＡＬ＋ＣＬ−１）である。ＲＬは読み込みレイテンシーのことを意味し、読み込みコマンドＲＤが入力された後に有効なデータを出力する時までに所要されるディレーに該当する。読み込みレイテンシーＲＬは、ＡＬにＣＬを加えて求めることができる。即ち、ＲＬ＝（ＣＬ＋ＡＬ）である。

図１０は、図９の初期化制御手段１００の内部回路図である。同図に示すように、初期化制御手段１００は、書き込みコマンドの印加時に、これを検知して初期制御部ＤＯＵＴ＿ＲＳＴＢを活性化させる。詳細には、パワーアップ信号ＰＷＲＵＰを反転させるためのインターバーＩ６と、クロックイネーブル信号ＣＫＥを反転させるためのインターバーＩ７と、インターバーＩ６及びＩ７の出力信号と書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１を入力として初期化制御信号ＤＯＵＴ＿ＲＳＴＢを出力するためのノアゲートＮＲ２を備える。即ち、初期化制御手段１００は、パワーダウンモード時、あるいは書き込み動作時に初期化制御信号ＤＯＵＴ＿ＲＳＴＢを論理レベル「Ｌ」に活性化させる。このように、初期化制手段１００は、書き込みコマンドＷＴの印加によりアクティブになる書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１により、初期化制御信号ＤＯＵＴ＿ＲＳＴＢを生成する。従って、読み込みコマンドＲＤによる読み込み動作の終了時にも初期化制御信号ＤＯＵＴ＿ＲＳＴＢがアクティブにならないので、連続して読み込みコマンドＲＤが印加されてもグリッチ成分が発生しない。なお、図９の入力制御手段２００、出力制御手段３００、及びパイプラッチ手段４００は、それぞれ図２に示した入力制御手段２０、出力制御手段３０、及びパイプラッチ手段４０と同じであるので、その詳説は省略する。

図１１は、図１０の初期化制御手段１００の動作を示した波形図である。同図におけるＣＬが４であり、ＡＬが０である場合の初期化制御手段１００の動作について詳説する。書き込みコマンドＷＴが印加された後、２クロック以後に書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１が論理レベル「Ｈ」に活性化されると、初期化制御手段１００がそれに応答して、初期化制御信号ＤＯＵＴ＿ＲＳＴＢを論理レベル「Ｌ」に活性化させる。従って、図９の入力制御手段２００及び書き込み制御手段３００が初期化制御信号ＤＯＵＴ＿ＲＳＴＢに応答して、入力制御信号ＰＩＮＢ<０：３>及び書き込み制御信号ＲＰＯＵＴＢ<０：３>，ＦＰＯＵＴＢ<０：３>を論理レベル「Ｈ」に出力する。図９の第１〜第４パイプラッチ４２０，４４０、４６０、４８０は、入力制御信号ＰＩＮＢ<０：３>及び出力制御信号ＲＰＯＵＴＢ<０：３>，ＦＰＯＵＴＢ<０：３>によってターンオフされる。書き込み動作が終了され読み込みコマンドＲＤが入力されると、ＡＬが０であるので、書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１が直ちに論理レベル「Ｌ」を有することとなる。初期化制御手段１００が、論理レベル「Ｌ」の書き込み／読み込みフラグ信号ＷＴ１０ＲＢＴ１１に応答して初期化制御信号ＤＯＵＴ＿ＲＳＴＢを論理レベル「Ｈ」に出力する。従って、入力及び出力制御手段２００、３００は、それぞれカラム系クロック信号ＰＩＮＳＴＢ＿ＳＵＭ及びＤＬＬクロックＤＬＬ＿ＣＬＫに応答して、入力制御信号ＰＩＮＢ<０：３>及び出力制御信号ＲＰＯＵＴＢ<０：３>，ＦＰＯＵＴＢ<０：３>を生成する。

第１〜第４パイプラッチ４２０，４４０，４６０，４８０は、順次活性化される入力制御信号ＰＩＮＢ<０：３>に応答して、データバスＧＩＯに載せられたデータを受けて、図６で示した第１ラッチ４２＿４に格納し、順次活性化される該当の出力制御信号ＲＰＯＵＴＢ<０：３>，ＦＰＯＵＴＢ<０：３>に応答して、第１ラッチに格納されたデータを伝送して図６で示した第２ラッチ４２＿８に格納された後、立ち上がりデータＲＤＯまたは立下りデータＦＤＯとして出力する。

一方、本発明に係るパイプラッチ装置は、書き込み動作時のみ入力制御部及び書き込み制御部を初期化する初期化制御部を備えることによって、連続する読み込みコマンドの印加時にもグリッチ成分が発生されず、誤動作を防止することができる。

なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

一般の半導体メモリ素子のデータ経路を示す図である。 本発明の一実施形態に係る半導体メモリ素子内のパイプラッチ装置に対するブロック構成図である。 図２の初期化制御手段の内部回路図である。 図２の入力制御手段の内部回路図である。 図２の出力制御手段の内部回路図である。 図２のパイプラッチ手段の内部回路図である。 図３の初期化制御手段の動作波形図である。 高周波数で動作する場合における図３の初期化制御手段の問題点を示した波形図である。 本発明の一実施形態に係るパイプラッチ装置のブロック構成図である。 図６の初期化制御手段の内部回路図である。 図１０の初期化制御手段の動作を示した波形図である。

符号の説明

１００ 初期化制御手段
２００ 入力制御手段
３００ 出力制御手段
４００ パイプラッチ手段

Claims (16)

1. データを受けるパイプラッチ手段と、
   データラインから伝送されたデータが前記パイプラッチ手段に入力される時点を制御する入力制御手段と、
   前記パイプラッチ手段に格納されたデータが出力される時点を制御するための出力制御手段と、
   書き込み動作時のみに、前記入力制御手段及び出力制御手段を初期化させるための初期化制御手段と、
   を備えたことを特徴とする半導体メモリ素子。
2. 前記初期化制御手段が、パワーアップ信号、クロックイネーブル信号、または書き込み／読み込みフラグ信号のいずれか１つが発生化する場合、初期化制御信号を活性化させることを特徴とする請求項１に記載の半導体メモリ素子。
3. 前記初期化制御手段が、
   前記パワーアップ信号を反転させるための第１インバーターと、
   前記クロックイネーブル信号を反転させるための第２インバーターと、
   前記第１及び第２インバーターの出力信号と、前記書き込み／読み込みフラグ信号を入力として前記初期化制御信号を出力するためのノアゲートと、
   を備えたことを特徴とする請求項２に記載の半導体メモリ素子。
4. 前記パワーアップ信号は、電源電圧が安定化されてからロジック「ハイ」レベルに非活性化されることを特徴とする請求項３に記載の半導体メモリ素子。
5. 前記クロックイネーブル信号は、パワーダウンモードの間にロジック「ロー」レベルに活性化されることを特徴とする請求項３に記載の半導体メモリ素子。
6. 前記書き込み／読み込みフラグ信号が、書き込みコマンドに応答して活性化され、読み込みコマンドに応答して非活性化されることを特徴とする請求項３に記載の半導体メモリ素子。
7. 前記書き込み／読み込みフラグ信号が、書き込みコマンドの入力時点で（ＷＬ−１）クロックが経過した後に活性化され、読み込みコマンドの入力時点でアディティブレイテンシー以後に非活性化されることを特徴とする請求項３に記載の半導体メモリ素子。
8. 前記入力制御手段が、
   読み込みコマンドが入力された後、カラム系クロック信号を遅延させて伝送するための第１インバーターチェインと、
   それぞれの前記初期化制御信号と、前記第１インバーターチェインの出力に応答して、該当の入力ラッチ信号を伝送するための複数の入力ラッチと、
   それぞれの前記初期化制御信号及び遅延されたカラム系クロック信号に応答して、前記該当の入力ラッチ信号を制御し該当の入力制御信号として出力するための複数の入力制御信号出力部と、
   を備えたことを特徴とする請求項３に記載の半導体メモリ素子。
9. 前記出力制御手段が、
   ＤＬＬクロックを遅延させて伝送するための第２インバーターチェインと、
   それぞれの前記初期化制御信号と前記第２インバーターチェインの出力に応答して、該当の出力ラッチ信号を伝送するための複数の出力ラッチと、
   それぞれの前記初期化制御信号に応答して、前記該当の出力ラッチ信号を制御し該当の出力制御信号として出力するための複数の出力制御信号出力部と、
   を備えたことを特徴とする請求項８に記載の半導体メモリ素子。
10. 前記パイプラッチ手段が、
    前記該当の入力制御信号に応答して、前記データラインのデータを伝送するための入力部と、
    前記入力部のデータをラッチするための第１ラッチと、
    前記該当の出力制御信号に応答して、前記第１ラッチに格納されたデータを伝送するための出力部と、
    前記出力部のデータをラッチし出力データとして出力するための第２ラッチと、
    を備えたことを特徴とする請求項９に記載の半導体メモリ素子。
11. データを受けるパイプラッチ手段と、
    データラインから伝送されたデータが前記パイプラッチ手段に入力される時点を制御する入力制御手段と、
    前記パイプラッチ手段に格納されたデータが出力される時点を制御するための出力制御手段と、
    書き込み動作時のみに、活性化される書き込み／読み込みフラグを検知し、前記入力制御手段及び出力制御手段を初期化させるための初期化制御手段と、
    を備えたことを特徴とする半導体メモリ素子。
12. 前記書き込み／読み込みフラグ信号が、書き込みコマンドに応答して活性化され、読み込みコマンドに応答して非活性化されることを特徴とする請求項１１に記載の半導体メモリ素子。
13. 前記書き込み／読み込みフラグ信号が、前記書き込みコマンドの入力時点で（ＷＬ−１）クロックが経過した後に活性化され、読み込みコマンドの入力時点でアディティブレイテンシー以後に非活性化されることを特徴とする請求項１２に記載の半導体メモリ素子。
14. 前記入力制御手段が、
    読み込みコマンドが入力された後、カラム系クロック信号を遅延させて伝送するための第１インバーターチェインと、
    それぞれの前記初期化制御信号と、前記第１インバーターチェインの出力に応答して、該当の入力ラッチ信号を伝送するための複数の入力ラッチと、
    それぞれの前記初期化制御信号及び遅延されたカラム系クロック信号に応答して、前記該当の入力ラッチ信号を制御し該当の入力制御信号として出力するための複数の入力制御信号出力部と、
    を備えたことを特徴とする請求項１３に記載の半導体メモリ素子。
15. 前記出力制御手段が、
    ＤＬＬクロックを遅延させて伝送するための第２インバーターチェインと、
    それぞれの前記初期化制御信号と前記第２インバーターチェインの出力に応答して、該当の出力ラッチ信号を伝送するための複数の出力ラッチと、
    それぞれの前記初期化制御信号に応答して、前記該当の出力ラッチ信号を制御し該当の出力制御信号として出力するための複数の出力制御信号出力部と、
    を備えたことを特徴とする請求項１４に記載の半導体メモリ素子。
16. 前記パイプラッチ手段が、
    前記該当の入力制御信号に応答して、前記データラインのデータを伝送するための入力部と、
    前記入力部のデータをラッチするための第１ラッチと、
    前記該当の出力制御信号に応答して、前記第１ラッチに格納されたデータを伝送するための出力部と、
    前記出力部のデータをラッチし出力データとして出力するための第２ラッチと、
    を備えたことを特徴とする請求項１５に記載の半導体メモリ素子。

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