KR100881393B1 - 미러 기능을 갖는 반도체 메모리 장치 - Google Patents

미러 기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 인접하게 배치되는 다른 반도체 칩의 대응 영역과 동일한 신호를 공유하기 위한 미러 기능을 갖는 반도체 메모리 장치에 관한 것으로서, 상기 미러 기능을 구현하기 위하여 버퍼에서 출력된 제 1 신호가 전송되는 제 1 경로와 제 2 경로를 제공하는 반도체 메모리 장치에 있어서, 상기 제 1 경로에 포함되고, 상기 제 1 신호가 상기 제 2 경로에 도달하는 시간에 대응되는 지연 시간이 모델링되어서 상기 제 1 신호를 지연하는 지연부; 상기 제 1 경로에 포함되고, 가중치 신호에 따라 상기 지연부의 출력 신호와 상기 제 1 신호의 위상을 혼합하여 출력하는 위상 혼합기; 상기 미러 기능 동작 여부에 따라 상기 위상 혼합기의 출력 신호 전달을 선택하는 제 1 선택부; 및 상기 미러 기능 동작 여부에 따라 상기 제 2 경로 상의 신호 전달을 선택하는 제 2 선택부;을 포함함을 특징으로 한다.

Description

미러 기능을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH MIRROR FUNCTION}
도 1은 종래의 미러 기능을 갖는 반도체 메모리 장치에서 기판의 양면에 부착되는 두 메모리 칩 중 어느 하나를 나타내는 회로도.
도 2는 본 발명의 미러 기능을 갖는 반도체 메모리 장치에서 기판의 양면에 부착되는 두 메모리 칩 중 어느 하나를 나타내는 회로도.
도 3은 도 2의 위상 혼합기(500)의 일 예를 나타내는 회로도.
도 4는 도 3의 동작을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 미러 기능을 가진 반도체 메모리 장치에 관한 것이다.
일반적으로, 디램(DRAM)은 딤(Double In-line Memory Module:DIMM) 형태의 모듈(Module)이나, 실장 시에 보드의 라인을 줄이기 위해 기판의 양면에 부착되는 형태로 주로 제작된다.
특히, 기판의 양면에 부착되어 어드레스와 커맨드 등의 신호를 공통으로 사 용하는 경우, 패키지 외부의 핀에 할당된 신호가 서로 대칭적으로 바뀌어야 기판의 양면에서 동일한 신호가 사용될 수 있다. 이를 위해, 디램에서 지원하는 것이 미러 기능(Mirror Function)이다.
종래에 미러 기능을 구현하기 위한 회로는 도 1과 같이 구성될 수 있으며, 도 1을 참조하여 종래의 반도체 메모리 장치의 미러 기능에 대하여 상세히 살펴보면 아래와 같다.
종래의 반도체 메모리 장치는 서로 대칭으로 배치된 두 패드(도시되지 않음)를 통해 입력되는 신호, 예를 들어, 컬럼 어드레스 스트로브 신호 /CAS와 칩 선택 신호 /CS를 각 버퍼(10,20)를 통해 버퍼링하고, 버퍼링된 신호를 미러 기능 온/오프를 결정하는 신호 MF에 따라 각 선택부(30,40)를 통해 미러 기능 온 경로(MF_ON0,MF_ON1)와 미러 기능 오프 경로(MF_OFF0,MF_OFF1) 중 어느 하나로 전달한다.
즉, 미러 기능이 활성화되는 경우, 기판의 양면에 부착된 두 메모리 칩 중 어느 하나는 컬럼 어드레스 스트로브 신호 /CAS와 칩 선택 신호 /CS를 미러 기능 오프 경로(MF_OFF0,MF_OFF1)로 각각 전달하고, 상기 두 메모리 칩 중 나머지 하나는 칩 선택 신호 /CS와 컬럼 어드레스 스트로브 신호 /CAS를 미러 기능 온 경로(MF_ON0,MF_ON1)로 각각 전달한다.
이때, 각 패드를 통해 입력되는 컬럼 어드레스 스트로브 신호 /CAS와 칩 선택 신호 /CS가 미러 기능 온/오프 시에 동일한 지연으로 도착해야 외부 신호와의 스큐(skew)가 발생하지 않는다.
하지만, 종래의 반도체 메모리 장치는 레이아웃상 미러 기능 오프 경로(MF_OFF0,MF_OFF1)와 미러 기능 온 경로(MF_ON0,MF_ON1)에 대응되는 라인들을 동일한 길이로 배치하기 힘들며, 만약, 미러 기능 오프 경로(MF_OFF0,MF_OFF1)와 미러 기능 온 경로(MF_ON0,MF_ON1)를 동일한 라인 길이로 배치하더라도 기생적으로 발생하는 캐패시터 및 저항 성분으로 인하여 미러 기능 온/오프에 적용되는 신호들의 지연 차에 의한 스큐가 발생할 수 있다.
이렇게 발생한 스큐는 패키지별 셋업(setup)/홀드(hold) 윈도우(window)의 스큐를 발생시켜 셋업/홀드 성능을 저하시키는 원인이 된다.
따라서, 본 발명의 목적은 미러 기능 온 경로와 미러 기능 오프 경로 간의 지연 차이를 줄여 미러 기능에 의해 발생하는 스큐를 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 인접하게 배치되는 다른 반도체 칩의 대응 영역과 동일한 신호를 공유하기 위한 미러 기능을 가지며, 상기 미러 기능을 구현하기 위하여 버퍼에서 버퍼링된 신호가 전송되는 제 1 경로와 제 2 경로를 제공하는 반도체 메모리 장치에 있어서, 상기 제 1 경로에 포함되며, 상기 버퍼링된 신호가 상기 제 2 경로에 도달하는 시간에 대응되는 지연 시간이 모델링되어서 상기 버퍼링된 신호를 지연하는 지연부; 상기 제 1 경로에 포함되며, 가중치 신호에 따라 상기 지연부의 출력 신호와 상기 버퍼링된 신호의 위상을 혼합하여 출력하는 위상 혼합기; 상기 미러 기능 동작 여부에 따라 상기 위상 혼합기의 출력 신호 전달을 선택하는 제 1 선택부; 및 상기 미러 기능 동작 여부에 따라 상기 제 2 경로 상의 신호 전달을 선택하는 제 2 선택부;을 포함함을 특징으로 한다.
상기 구성에서, 상기 위상 혼합기는 상기 가중치 신호로써 상기 지연부의 출력 신호와 상기 제 2 경로로 전달된 상기 버퍼링된 신호 간의 지연 차를 보상함이 바람직하다.
이러한 동작을 수행하는 상기 위상 혼합기는, 상기 가중치 신호의 상태에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부; 상기 가중치 신호의 상태에 따라 상기 버퍼링된 신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및 상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;를 포함함이 바람직하다.
상기 위상 혼합기의 구성에서, 상기 제 1 및 제 2 에지 조절부는 상기 가중치 신호의 상태에 따라 상기 지연부의 출력 신호를 선택적으로 반전하여 출력하는 다수의 제 1 및 제 2 3상 인버터를 각각 포함하며, 상기 제 1 및 제 2 3상 인버터들은 상반되게 동작함이 바람직하다.
또한, 상기 혼합부는 상기 제 1 에지 조절부의 출력 신호와 상기 제 2 에지 조절부의 출력 신호를 공통 노드로 입력받으며, 상기 공통 노드로 전달된 신호를 반전하는 인버터를 포함함이 바람직하다.
한편, 상기 제 1 선택부는 상기 미러 기능 오프시 상기 위상 혼합기의 출력 신호를 상기 제 1 경로로 전달하고, 상기 제 2 선택부는 상기 미러 기능 온시 상기 버퍼링된 신호를 상기 제 2 경로로 전달함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치는, 제 1 버퍼와 제 2 버퍼에서 각각 출력된 제 1 신호와 제 2 신호를 제 1 경로와 제 2 경로 상의 미러 전송을 선택적으로 제공함으로써 미러 기능을 갖는 반도체 메모리 장치에 있어서, 상기 제 1 신호가 상기 제 2 경로에 도달하는 시간에 대응되는 지연 시간이 모델링되어서 상기 제 1 신호를 지연하고 제 1 경로에 포함되는 제 1 지연부; 상기 제 2 신호가 상기 제 1 경로에 도달하는 시간에 대응되는 지연 시간이 모델링되어서 상기 제 2 신호를 지연하고 제 2 경로에 포함되는 제 2 지연부; 상기 제 1 경로에 포함되고, 제 1 가중치 신호에 따라 상기 제 1 지연부의 출력 신호와 상기 제 1 신호의 위상을 혼합하여 출력하는 제 1 위상 혼합기; 상기 제 2 경로에 포함되고, 제 2 가중치 신호에 따라 상기 제 2 지연부의 출력 신호와 상기 제 2 신호의 위상을 혼합하여 출력하는 제 2 위상 혼합기; 상기 미러 기능 동작 여부에 따라 상기 제 1 위상 혼합기의 출력 신호와 상기 제 2 신호 중 어느 하나를 선택하여 상기 제 1 경로로 전달하는 제 1 선택부; 및 상기 미러 기능 동작 여부에 따라 상기 제 2 위상 혼합기의 출력 신호와 상기 제 1 신호 중 어느 하나를 선택하여 상기 제 2 경로로 전달하는 제 2 선택부;를 포함함을 특징으로 한다.
여기서, 상기 제 1 및 제 2 신호는 메모리 칩의 가운데 수직선상을 기준으로 서로 대칭되게 배치되는 두 패드로부터 각각 입력되는 신호임이 바람직하다.
상기 구성에서, 상기 제 1 위상 혼합기는 상기 제 1 가중치 신호로써 상기 제 1 지연부의 출력 신호와 상기 제 1 경로로 전달된 상기 제 2 신호 간의 지연 차 를 보상함이 바람직하다.
이러한 동작을 하는 상기 제 1 위상 혼합기는, 상기 제 1 가중치 신호의 상태에 따라 상기 제 1 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부; 상기 제 1 가중치 신호의 상태에 따라 상기 제 1 신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및 상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 제 1 혼합부;를 포함함이 바람직하다.
상기 제 1 위상 혼합기의 구성에서, 상기 제 1 및 제 2 에지 조절부는 상기 제 1 가중치 신호의 상태에 따라 상기 제 1 지연부의 출력 신호를 선택적으로 반전하여 출력하는 다수의 제 1 및 제 2 3상 인버터를 각각 포함하며, 상기 제 1 및 제 2 3상 인버터들은 상반되게 동작함이 바람직하다.
또한, 상기 제 1 혼합부는 상기 제 1 에지 조절부의 출력 신호와 상기 제 2 에지 조절부의 출력 신호를 제 1 공통 노드로 입력받으며, 상기 제 1 공통 노드로 전달된 신호를 반전하는 제 1 인버터를 포함함이 바람직하다.
상기 제 2 위상 혼합기는 상기 제 2 가중치 신호로써 상기 제 2 지연부의 출력 신호와 상기 제 2 경로로 전달된 상기 제 1 신호 간의 지연 차를 보상함이 바람직하다.
이러한 동작을 하는 상기 제 2 위상 혼합기는, 상기 제 2 가중치 신호의 상태에 따라 상기 제 2 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 3 에지 조절부; 상기 제 2 가중치 신호의 상태에 따라 상기 제 2 신호의 라이징 및 폴링 타임을 조절하는 제 4 에지 조절부; 및 상기 제 3 및 제 4 에지 조절부의 출 력 신호들을 혼합하여 출력하는 제 2 혼합부;를 포함함이 바람직하다.
상기 제 2 위상 혼합기의 구성에서, 상기 제 3 및 제 4 에지 조절부는 상기 제 2 가중치 신호의 상태에 따라 상기 제 2 지연부의 출력 신호를 선택적으로 반전하여 출력하는 다수의 제 3 및 제 4 3상 인버터를 각각 포함하며, 상기 제 3 및 제 4 3상 인버터들은 상반되게 동작함이 바람직하다.
또한, 상기 제 2 혼합부는 상기 제 3 에지 조절부의 출력 신호와 상기 제 4 에지 조절부의 출력 신호를 제 2 공통 노드로 입력받으며, 상기 제 2 공통 노드로 전달된 신호를 반전하는 제 2 인버터를 포함함이 바람직하다.
상기 제 1 선택부는 상기 미러 기능 오프시 상기 제 1 위상 혼합기의 출력 신호를 상기 제 1 경로로 전달하고, 상기 미러 기능 온시 상기 제 2 신호를 상기 제 1 경로로 전달함이 바람직하다.
그리고, 상기 제 2 선택부는 상기 미러 기능 오프시 상기 제 2 위상 혼합기의 출력 신호를 상기 제 2 경로로 전달하고, 상기 미러 기능 온시 상기 제 1 신호를 상기 제 2 경로로 전달함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 메모리 장치는, 미러 기능의 적용 여부에 따라서, 미러 오프 경로를 통하여 전송되는 제 1 전송 신호와 미러 온 경로를 통하여 전송되는 제 2 전송 신호 중 어느 하나를 선택하여 출력하는 선택부; 및 상기 미러 오프 경로를 제공하며, 상기 제 2 전송 신호가 상기 미러 온 경로를 통하여 상기 선택부에 도달하는데 소요되는 시간이 모델링된 지연 시간을 상기 제 1 전송 신호에 적용하여 지연 전송하고, 미리 설정된 가중치에 따라 지연 전송되는 상기 제 1 전송신호의 위상을 조절하는 미러 오프 회로;를 구비함을 특징으로 한다.
이중, 상기 미러 오프 회로는, 상기 제 2 전송신호가 상기 미러 온 경로를 통하여 상기 선택부에 도달하는데 소요되는 시간이 모델링된 상기 지연시간에 상응하는 시간만큼 상기 제 1 전송신호의 전송을 지연시키는 지연부; 및 상기 지연부의 출력 신호를 상기 제 1 전송신호와 위상을 혼합하고, 상기 가중치로써 상기 위상의 혼합을 조절하는 위상 혼합기;를 구비함이 바람직하다.
그리고, 상기 위상 혼합기는 상기 가중치로써 혼합된 위상을 갖는 신호의 스큐를 조절함이 바람직하다.
또한, 상기 위상 혼합기는, 상기 가중치에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부; 상기 가중치에 따라 상기 제 1 전송신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및 상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;를 포함함이 바람직하다.
그리고, 상기 제 1 및 제 2 에지 조절부는 각각 같은 수로 병렬 결합된 3 상 인버터들을 포함하고, 상기 가중치에 따라 상기 제 1 에지 조절부의 3 상 인버터들과 상기 제 2 에지 조절부의 3 상 인버터들 간의 동작이 서로 상반되게 이루어짐이 바람직하다.
그리고, 상기 혼합부는 상기 제 1 에지 조절부의 출력 신호와 상기 제 2 에지 조절부의 출력 신호를 공통 노드로 입력받으며, 상기 공통 노드로 전달된 신호를 반전하는 인버터를 포함함이 바람직하다.
또한, 상기 제 1 전송 신호와 상기 제 2 전송 신호는 패키지 레벨의 중심선을 기준으로 서로 대칭되는 위치에서 입력되는 신호임이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 메모리 모듈은, 기판의 양면에 서로 대칭되게 실장되며, 적어도 공통으로 사용되는 제 1 전송 신호와 제 2 전송 신호들이 패키지 레벨에서 서로 대칭되게 배치된 패드들에 각각 입력되며, 상기 각 패드로 입력된 상기 제 1 전송 신호와 상기 제 2 전송 신호들을 자신에 대한 미러 온 경로와 미러 오프 경로 중 어느 하나로 전송하는 미러 기능을 제공하는 적어도 한 쌍의 반도체 메모리 장치를 실장하며, 상기 각 반도체 메모리 장치는, 상기 미러 기능의 적용 여부에 따라서, 상기 제 1 전송 신호와 제 1 미러 온 경로를 통하여 전달되는 상기 제 2 전송 신호 중 어느 하나를 선택하여 출력하는 제 1 선택부; 상기 미러 기능의 적용 여부에 따라서, 상기 제 2 전송 신호와 제 2 미러 온 경로를 통하여 전달되는 상기 제 1 전송 신호 중 어느 하나를 선택하여 출력하는 제 2 선택부; 상기 제 1 전송 신호를 상기 제 1 선택부로 전달하는 제 1 미러 기능 오프 경로를 제공하며, 상기 제 2 전송 신호가 상기 제 1 미러 온 경로를 통하여 상기 제 1 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 1 전송 신호의 전달을 지연시키는 제 1 미러 오프 회로; 및 상기 제 2 전송 신호를 상기 제 2 선택부로 전달하는 제 2 미러 기능 오프 경로를 제공하며, 상기 제 1 전송 신호가 상기 제 2 미러 온 경로를 통하여 상기 제 2 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 2 전송 신호의 전달을 지연시키는 제 2 미러 오프 회로;를 구비함을 특징으로 한다.
이중, 상기 제 1 미러 오프 회로는, 상기 제 2 전송 신호가 상기 제 1 미러 온 경로를 통하여 상기 제 1 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 1 전송 신호의 전달을 지연시키는 지연부; 및 상기 지연부의 출력 신호와 상기 제 1 전송신호의 위상을 혼합하고, 제 1 가중치에 따라 상기 위상의 혼합을 조절하는 위상 혼합기;를 구비함이 바람직하다.
이중, 상기 위상 혼합기는, 상기 제 1 가중치에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부; 상기 제 1 가중치에 따라 상기 제 1 전송신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및 상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;를 포함함이 바람직하다.
그리고, 상기 제 1 및 제 2 에지 조절부는 각각 같은 수로 병렬 결합된 3 상 인버터들을 포함하고, 상기 제 1 가중치에 따라 상기 제 1 에지 조절부의 3 상 인버터들과 상기 제 2 에지 조절부의 3 상 인버터들 간의 동작이 서로 상반되게 이루어짐이 바람직하다.
또한, 상기 제 2 미러 오프 회로는, 상기 제 1 전송 신호가 상기 제 2 미러 온 경로를 통하여 상기 제 2 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 2 전송 신호의 전달을 지연하는 지연부; 및 상기 지연부의 출력 신호와 상기 제 2 전송 신호의 위상을 혼합하고, 제 2 가중치에 따라 상기 위상의 혼합을 조절하는 위상 혼합기;를 구비함이 바람직하다.
그리고, 상기 위상 혼합기는, 상기 제 2 가중치로써 혼합된 위상을 갖는 신호의 스큐를 조절함이 바람직하다.
또한, 상기 위상 혼합기는, 상기 제 2 가중치에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부; 상기 제 2 가중치에 따라 상기 제 2 전송신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및 상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;를 포함함이 바람직하다.
그리고, 상기 제 1 및 제 2 에지 조절부는 각각 같은 수로 병렬 결합된 3 상 인버터들을 포함하고, 상기 제 2 가중치에 따라 상기 제 1 에지 조절부의 3 상 인버터와 상기 제 2 에지 조절부의 3 상 인버터 간의 동작이 서로 상반되게 이루어짐이 바람직하다.
그리고, 상기 반도체 메모리 장치는 디램으로 구성될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명은 미러 기능을 갖는 반도체 메모리 장치에서, 미러 기능 오프 경로로 전달되는 신호를 미러 기능 온 경로와 유사하게 지연을 준 뒤, 지연된 신호를 미러 기능 온 경로로 전달된 신호와 동일한 지연을 갖도록 미세 조절하는 구성을 갖는다.
구체적으로, 본 발명의 반도체 메모리 장치는 도 2에 도시된 바와 같이, 두 버퍼(100,200), 두 지연부(300,400), 두 위상 혼합기(500,600), 및 두 선택부(700,800)를 포함한다.
여기서, 도 2는 기판의 양면에 부착되는 두 메모리 칩 중 어느 하나만을 도시하며, 상기 두 메모리 칩 중 나머지 하나도 동일한 구성을 갖는다.
버퍼(100)는 외부로부터 입력되는 신호 IN1를 버퍼링하여 내부 신호 INN1로 출력하고, 버퍼(200)는 외부로부터 입력되는 신호 IN2를 버퍼링하여 내부 신호 INN2로 출력하는 구성을 갖는다.
이때, 두 신호 IN1, IN2는 메모리 칩의 가운데 수직선상을 기준으로 서로 대칭되게 배치되는 두 패드로부터 각각 입력되는 신호, 예를 들어, 컬럼 어드레스 스트로브 신호 /CAS와 칩 선택 신호 /CS 등이다.
지연부(300)는 미러 기능 오프 경로(MF_OFF2)로 전달된 내부 신호 INN1를 지연시켜 지연 신호 INN1_DL로 출력하고, 지연부(400)는 미러 기능 오프 경로(MF_OFF3)로 전달된 내부 신호 INN2를 지연시켜 지연 신호 INN2_DL로 출력하는 구성을 갖는다.
여기서, 지연부(300)는 내부 신호 INN1가 미러 기능 온 경로(MF_0N2)를 경유하여 선택부(700)로 전달되기까지의 시간에 대응되도록 내부 신호 INN1를 지연시키며, 저항 및 캐패시터 등과 같은 지연 소자들로 구성될 수 있다.
마찬가지로, 지연부(400)는 내부 신호 INN2가 미러 기능 온 경로(MF_0N3)를 경유하여 선택부(800)로 전달되기까지의 시간에 대응되도록 내부 신호 INN2를 지연 시키며, 저항 및 캐패시터 등과 같은 지연 소자들로 구성될 수 있다.
위상 혼합기(500)는 지연 신호 INN1_DL와 미러 기능 오프 경로(MF_OFF2)로 전달된 내부 신호 INN1의 위상을 혼합하여 혼합 신호 INN1_MIX로 출력하고, 위상 혼합기(600)는 지연 신호 INN2_DL와 미러 기능 오프 경로(MF_OFF3)로 전달된 내부 신호 INN2의 위상을 혼합하여 혼합 신호 INN2_MIX로 출력하는 구성을 갖는다.
여기서, 각 위상 혼합기(500,600)는 가중치 신호들 W1<0:n>, W2<0:n>에 따라 내부 신호 INN1와 지연 신호 INN1_DL의 위상 혼합과, 내부 신호 INN2와 지연 신호 INN2_DL의 위상 혼합 정도를 각각 조절한다.
내부 신호 INN1와 지연 신호 INN1_DL의 위상을 혼합하는 위상 혼합기(500)는 도 3과 같이 구성될 수 있으며, 위상 혼합기(600)도 동일한 구성을 가지므로 설명의 편의상 생략하기로 한다.
도 3과 같이, 위상 혼합기(500)는 가중치 신호들 W1<0:n>의 상태에 따라 지연 신호 INN1_DL의 라이징 및 폴링 타임을 조절하는 에지 조절부(510), 가중치 신호들 W1<0:n>의 상태에 따라 미러 기능 오프 경로(MF_OFF2)로 전달된 내부 신호 INN1의 라이징 및 폴링 타임을 조절하는 에지 조절부(520), 및 두 에지 조절부(510,520)의 출력 신호들을 혼합하여 혼합 신호 INN1_MIX로 출력하는 혼합부(530)를 포함한다. 도 3에서 W1B<0:n>는 W1<0:n>와 위상이 반대인 신호를 나타낸다.
에지 조절부(510)는 가중치 신호들 W1<0:n>의 상태에 따라 지연 신호 INN1_DL를 선택적으로 반전하여 출력하는 다수의 3상 인버터(TIV1)로 구성될 수 있다.
그리고, 에지 조절부(520)는 가중치 신호들 W1<0:n>의 상태에 따라 내부 신호 INN1를 선택적으로 반전하여 출력하는 다수의 3상 인버터(TIV2)로 구성될 수 있다.
상기 두 에지 조절부(510,520)의 각 3상 인버터(TIV1,TIV2)는 서로 상반되게 동작한다. 즉, 각 에지 조절부(510,520)가 3개의 3상 인버터(TIV1,TIV2)로 구성되는 경우에 있어서, 가중치 신호들 W1<0:1>에 의해 에지 조절부(510)의 2개의 3상 인버터(TIV1)가 턴 온되면, 에지 조절부(520)에서는 가중치 W1<2> 신호에 의해 1개의 3상 인버터(TIV2)가 턴 온된다.
그리고, 각 3상 인버터(TIV1,TIV2)의 구동을 제어하는 가중치 신호들 W1<0:n>의 상태는 지연 신호 INN1_DL를 위상 혼합 없이 선택부(700)로 전달하여 미러 기능 온 경로(MF_0N3)를 통해 전달된 내부 신호 INN2와의 지연 시간 차를 테스트한 결과에 따라 결정된다.
혼합부(530)는 두 에지 조절부(510,520)의 출력 신호들을 공통 노드(ND_COMM)로 입력받으며, 공통 노드(ND_COMM)를 통해 혼합된 신호를 반전하여 혼합 신호 INN1_MIX로 출력하는 인버터(IV)로 구성될 수 있다.
이와 같이 두 에지 조절부(510,520)와 혼합부(530)를 포함하는 위상 혼합기(500)는 도 4에 도시된 바와 같이, 가중치 신호들 W1<0:n>의 상태에 따라 지연 신호 INN1_DL와 미러 기능 오프 경로(MF_OFF2)로 전달된 내부 신호 INN1 중 어느 하나에 가중치를 더 크게 주어 지연 신호 INN1_DL와 내부 신호 INN1를 혼합한다.
즉, 위상 혼합기(500)는 지연 신호 INN1_DL와 미러 기능 온 경로(MF_ON3)의 지연 정도를 비교한 결과에 따라 가중치 신호들 W1<0:n>의 상태를 결정한 뒤, 지연 신호 INN1_DL와 미러 기능 오프 경로(MF_OFF2)로 전달된 내부 신호 INN1에 가중치 신호들 W1<0:n>의 상태에 대응되는 가중치를 줌으로써, 혼합 신호 INN1_MIX의 지연 정도를 결정한다.
만약, 각 에지 조절부(510,520)가 3개의 3상 인버터(TIV1,TIV2)로 구성되고, 가중치 신호들 W1<0:3> 중 가중치 신호 W1<0>만이 인에이블된다고 가정하면, 혼합 신호 INN1_MIX는 지연 신호 INN1_DL와 미러 기능 오프 경로(MF_OFF2)로 전달된 내부 신호 INN1의 위상 사이에서 내부 신호 INN1 쪽으로 치우친 위상을 갖는다.
선택부(700)는 미러 기능 동작 여부를 알 수 있는 미러 신호 MF에 따라 혼합 신호 INN1_MIX와 미러 기능 온 경로(MF_0N3)로 전달된 내부 신호 INN2 중 어느 하나를 선택하여 출력 신호 OUT1로 출력하고, 선택부(800)는 미러 신호 MF에 따라 혼합 신호 INN2_MIX와 미러 기능 온 경로(MF_0N2)로 전달된 내부 신호 INN1 중 어느 하나를 선택하여 출력 신호 OUT2로 출력하는 구성을 갖는다.
이하, 도 2를 참조하여 본 발명의 반도체 메모리 장치의 미러 기능 동작을 상세히 살펴보기로 한다.
우선, 미러 기능 온시 외부 신호 IN1는 미러 기능 온 경로(MF_ON2), 즉, 버퍼(100)와 선택부(800)를 거쳐 출력 신호 OUT2로 출력되고, 외부 신호 IN2는 미러 기능 온 경로(MF_ON3), 즉, 버퍼(200)와 선택부(700)를 거쳐 출력 신호 OUT1로 출력된다.
그리고, 미러 기능 오프시 외부 신호 IN1는 미러 기능 오프 경로(MF_OFF2), 즉, 버퍼(100), 지연부(300), 위상 혼합기(500), 및 선택부(700)를 거쳐 출력 신호 OUT1로 출력되고, 외부 신호 IN2는 미러 기능 오프 경로(MF_OFF3), 즉, 버퍼(200), 지연부(400), 위상 혼합기(600), 및 선택부(800)를 거쳐 출력 신호 OUT2로 출력된다.
즉, 미러 기능 오프시 외부 신호 IN1는 버퍼(100)를 통해 버퍼링된 후, 지연부(300)에 의해 지연되어 미러 기능 온 경로(MF_ON2)만큼 지연된다.
지연부(300)에서 출력된 지연 신호 INN1_DL는 위상 혼합기(500)를 통해 미러 기능 오프 경로(MF_OFF2)로 전달된 외부 신호 IN1와 혼합된다.
이때, 지연 신호 INN1_DL가 미러 기능 온 경로(MF_ON3)와 동일한 지연량을 갖는 경우, 지연 신호 INN1_DL는 그대로 혼합 신호 INN1_MIX로 출력된다.
그리고, 지연 신호 INN1_DL의 지연량이 미러 기능 온 경로(MF_ON3)의 지연량과 다른 경우, 지연 신호 INN1_DL는 가중치 신호들 W1<0:n>에 의해 결정된 가중치에 따라 미러 기능 오프 경로(MF_OFF2)로 전달된 외부 신호 IN1와 혼합되어 혼합 신호 INN1_MIX로 출력된다.
마찬가지로, 버퍼(200)를 통해 버퍼링된 내부 신호 INN2는 지연부(400)와 위상 혼합기(600)를 통해 미러 기능 온 경로(MF_ON2)로 전달된 내부 신호 INN1와 동일한 지연량을 갖는 혼합 신호 INN2_MIX로 출력된다.
그리고, 선택부(700)는 미러 신호 MF에 의해 혼합 신호 INN1_MIX를 선택하여 출력 신호 OUT1로 출력하고, 선택부(800)는 미러 신호 MF에 의해 혼합 신호 INN2_MIX를 선택하여 출력 신호 OUT2로 출력한다.
이와 같이 미러 기능 오프시 지연부(300)와 위상 혼합기(500)를 통해 출력된 혼합 신호 INN1_MIX는 미러 기능 온 경로(MF_ON3)로 전달된 내부 신호 INN2와 동일한 지연량을 가지고, 지연부(400)와 위상 혼합기(600)를 통해 출력된 혼합 신호 INN2_MIX는 미러 기능 온 경로(MF_ON2)로 전달된 내부 신호 INN1와 동일한 지연량을 가진다.
즉, 두 지연부(300,400)와 두 위상 혼합기(500,600)의 지연 시간 조절에 의해 미러 기능 오프 경로(MF_OFF2,MF_OFF3)와 미러 기능 온 경로(MF_ON2,MF_ON3)가 각각 동일한 지연 시간을 가지게 된다.
따라서, 미러 기능 온시에 두 선택부(700,800)에서 각각 출력되는 출력 신호들 OUT1, OUT2과 미러 기능 오프 시에 두 선택부(700,800)에서 각각 출력되는 출력 신호들 OUT1, OUT2은 동일한 지연 시간을 갖고 출력되므로, 미러 기능 동작에 따른 스큐가 줄어드는 효과가 있다.
이와 같이, 본 발명은 미러 기능을 갖는 반도체 메모리 장치에서 소정 지연과 위상 혼합을 통해 미러 기능 온 경로와 미러 기능 오프 경로 간의 지연 차를 줄임으로써, 미러 기능 동작시 발생하는 스큐를 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (35)

  1. 인접하게 배치되는 다른 반도체 칩의 대응 영역과 동일한 신호를 공유하기 위한 미러 기능을 가지며, 상기 미러 기능을 구현하기 위하여 버퍼에서 버퍼링된 신호가 전송되는 제 1 경로와 제 2 경로를 제공하는 반도체 메모리 장치에 있어서,
    상기 제 1 경로에 포함되고, 상기 버퍼링된 신호가 상기 제 2 경로에 도달하는 시간에 대응되는 지연 시간이 모델링되어서 상기 버퍼링된 신호를 지연하는 지연부;
    상기 제 1 경로에 포함되고, 가중치 신호에 따라 상기 지연부의 출력 신호와 상기 버퍼링된 신호의 위상을 혼합하여 출력하는 위상 혼합기;
    상기 미러 기능 동작 여부에 따라 상기 위상 혼합기의 출력 신호 전달을 선택하는 제 1 선택부; 및
    상기 미러 기능 동작 여부에 따라 상기 제 2 경로 상의 신호 전달을 선택하는 제 2 선택부;을 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 위상 혼합기는 상기 가중치 신호로써 상기 지연부의 출력 신호와 상기 제 2 경로로 전달된 상기 버퍼링된 신호 간의 지연 차를 보상함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 위상 혼합기는,
    상기 가중치 신호의 상태에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부;
    상기 가중치 신호의 상태에 따라 상기 버퍼링된 신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및
    상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 에지 조절부는 상기 가중치 신호의 상태에 따라 상기 지연부의 출력 신호를 선택적으로 반전하여 출력하는 다수의 제 1 및 제 2 3상 인버터를 각각 포함하며, 상기 제 1 및 제 2 3상 인버터들은 서로 상반되게 동작함을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 혼합부는 상기 제 1 에지 조절부의 출력 신호와 상기 제 2 에지 조절부의 출력 신호를 공통 노드로 입력받으며, 상기 공통 노드로 전달된 신호를 반전하는 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 선택부는 상기 미러 기능 오프시 상기 위상 혼합기의 출력 신호를 상기 제 1 경로로 전달함을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 선택부는 상기 미러 기능 온시 상기 버퍼링된 신호를 상기 제 2 경로로 전달함을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 버퍼와 제 2 버퍼에서 각각 출력된 제 1 신호와 제 2 신호를 제 1 경로와 제 2 경로 상에 선택적으로 제공함으로써 미러 기능을 갖는 반도체 메모리 장치에 있어서,
    상기 제 1 신호가 상기 제 2 경로에 도달하는 시간에 대응되는 지연 시간이 모델링되어서 상기 제 1 신호를 지연하고 제 1 경로에 포함되는 제 1 지연부;
    상기 제 2 신호가 상기 제 1 경로에 도달하는 시간에 대응되는 지연 시간이 모델링되어서 상기 제 2 신호를 지연하고 제 2 경로에 포함되는 제 2 지연부;
    상기 제 1 경로에 포함되고, 제 1 가중치 신호에 따라 상기 제 1 지연부의 출력 신호와 상기 제 1 신호의 위상을 혼합하여 출력하는 제 1 위상 혼합기;
    상기 제 2 경로에 포함되고, 제 2 가중치 신호에 따라 상기 제 2 지연부의 출력 신호와 상기 제 2 신호의 위상을 혼합하여 출력하는 제 2 위상 혼합기;
    상기 미러 기능 동작 여부에 따라 상기 제 1 위상 혼합기의 출력 신호와 상기 제 2 신호 중 어느 하나를 선택하여 상기 제 1 경로로 전달하는 제 1 선택부; 및
    상기 미러 기능 동작 여부에 따라 상기 제 2 위상 혼합기의 출력 신호와 상기 제 1 신호 중 어느 하나를 선택하여 상기 제 2 경로로 전달하는 제 2 선택부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 신호는 메모리 칩의 가운데 수직선상을 기준으로 서로 대칭되게 배치되는 두 패드로부터 각각 입력되는 신호임을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 위상 혼합기는 상기 제 1 가중치 신호로써 상기 제 1 지연부의 출력 신호와 상기 제 1 경로로 전달된 상기 제 2 신호 간의 지연 차를 보상함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 위상 혼합기는,
    상기 제 1 가중치 신호의 상태에 따라 상기 제 1 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부;
    상기 제 1 가중치 신호의 상태에 따라 상기 제 1 신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및
    상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 제 1 혼합부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 에지 조절부는 상기 제 1 가중치 신호의 상태에 따라 상기 제 1 지연부의 출력 신호를 선택적으로 반전하여 출력하는 다수의 제 1 및 제 2 3상 인버터를 각각 포함하며, 상기 제 1 및 제 2 3상 인버터들은 상반되게 동작함을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 혼합부는 상기 제 1 에지 조절부의 출력 신호와 상기 제 2 에지 조절부의 출력 신호를 제 1 공통 노드로 입력받으며, 상기 제 1 공통 노드로 전달된 신호를 반전하는 제 1 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  14. 제 8 항에 있어서,
    상기 제 2 위상 혼합기는 상기 제 2 가중치 신호로써 상기 제 2 지연부의 출력 신호와 상기 제 2 경로로 전달된 상기 제 1 신호 간의 지연 차를 보상함을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 2 위상 혼합기는,
    상기 제 2 가중치 신호의 상태에 따라 상기 제 2 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 3 에지 조절부;
    상기 제 2 가중치 신호의 상태에 따라 상기 제 2 신호의 라이징 및 폴링 타임을 조절하는 제 4 에지 조절부; 및
    상기 제 3 및 제 4 에지 조절부의 출력 신호들을 혼합하여 출력하는 제 2 혼합부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 3 및 제 4 에지 조절부는 상기 제 2 가중치 신호의 상태에 따라 상기 제 2 지연부의 출력 신호를 선택적으로 반전하여 출력하는 다수의 제 3 및 제 4 3상 인버터를 각각 포함하며, 상기 제 3 및 제 4 3상 인버터들은 상반되게 동작함을 특징으로 하는 반도체 메모리 장치.
  17. 제 15항에 있어서,
    상기 제 2 혼합부는 상기 제 3 에지 조절부의 출력 신호와 상기 제 4 에지 조절부의 출력 신호를 제 2 공통 노드로 입력받으며, 상기 제 2 공통 노드로 전달된 신호를 반전하는 제 2 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  18. 제 8 항에 있어서,
    상기 제 1 선택부는 상기 미러 기능 오프시 상기 제 1 위상 혼합기의 출력 신호를 상기 제 1 경로로 전달하고, 상기 미러 기능 온시 상기 제 2 신호를 상기 제 1 경로로 전달함을 특징으로 하는 반도체 메모리 장치.
  19. 제 8 항에 있어서,
    상기 제 2 선택부는 상기 미러 기능 오프시 상기 제 2 위상 혼합기의 출력 신호를 상기 제 2 경로로 전달하고, 상기 미러 기능 온시 상기 제 1 신호를 상기 제 2 경로로 전달함을 특징으로 하는 반도체 메모리 장치.
  20. 미러 기능의 적용 여부에 따라서, 미러 오프 경로를 통하여 전송되는 제 1 전송 신호와 미러 온 경로를 통하여 전송되는 제 2 전송 신호 중 어느 하나를 선택하여 출력하는 선택부; 및
    상기 미러 오프 경로를 제공하며, 상기 제 2 전송 신호가 상기 미러 온 경로를 통하여 상기 선택부에 도달하는데 소요되는 시간이 모델링된 지연 시간을 상기 제 1 전송 신호에 적용하여 지연 전송하고, 미리 설정된 가중치에 따라 지연 전송되는 상기 제 1 전송신호의 위상을 조절하는 미러 오프 회로;를 구비함을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 미러 오프 회로는,
    상기 제 2 전송신호가 상기 미러 온 경로를 통하여 상기 선택부에 도달하는데 소요되는 시간이 모델링된 상기 지연시간에 상응하는 시간만큼 상기 제 1 전송신호의 전송을 지연시키는 지연부; 및
    상기 지연부의 출력 신호를 상기 제 1 전송신호와 위상을 혼합하고, 상기 가중치로써 상기 위상의 혼합을 조절하는 위상 혼합기;를 구비함을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 위상 혼합기는 상기 가중치로써 혼합된 위상을 갖는 신호의 스큐를 조절함을 특징으로 하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 위상 혼합기는,
    상기 가중치에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부;
    상기 가중치에 따라 상기 제 1 전송신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및
    상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;
    를 포함함을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 에지 조절부는 각각 같은 수로 병렬 결합된 3 상 인버터들을 포함하고, 상기 가중치에 따라 상기 제 1 에지 조절부의 3 상 인버터들과 상기 제 2 에지 조절부의 3 상 인버터들 간의 동작이 서로 상반되게 이루어짐을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    상기 혼합부는 상기 제 1 에지 조절부의 출력 신호와 상기 제 2 에지 조절부의 출력 신호를 공통 노드로 입력받으며, 상기 공통 노드로 전달된 신호를 반전하는 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  26. 제 20 항에 있어서,
    상기 제 1 전송 신호와 상기 제 2 전송 신호는 패키지 레벨의 중심선을 기준으로 서로 대칭되는 위치에서 입력되는 신호임을 특징으로 하는 반도체 메모리 장치.
  27. 기판의 양면에 서로 대칭되게 실장되며, 적어도 공통으로 사용되는 제 1 전송 신호와 제 2 전송 신호들이 패키지 레벨에서 서로 대칭되게 배치된 패드들에 각각 입력되며, 상기 각 패드로 입력된 상기 제 1 전송 신호와 상기 제 2 전송 신호들을 자신에 대한 미러 온 경로와 미러 오프 경로 중 어느 하나로 전송하는 미러 기능을 제공하는 적어도 한 쌍의 반도체 메모리 장치를 실장하며,
    상기 각 반도체 메모리 장치는,
    상기 미러 기능의 적용 여부에 따라서, 상기 제 1 전송 신호와 제 1 미러 온 경로를 통하여 전달되는 상기 제 2 전송 신호 중 어느 하나를 선택하여 출력하는 제 1 선택부;
    상기 미러 기능의 적용 여부에 따라서, 상기 제 2 전송 신호와 제 2 미러 온 경로를 통하여 전달되는 상기 제 1 전송 신호 중 어느 하나를 선택하여 출력하는 제 2 선택부;
    상기 제 1 전송 신호를 상기 제 1 선택부로 전달하는 제 1 미러 기능 오프 경로를 제공하며, 상기 제 2 전송 신호가 상기 제 1 미러 온 경로를 통하여 상기 제 1 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 1 전송 신호의 전달을 지연시키는 제 1 미러 오프 회로; 및
    상기 제 2 전송 신호를 상기 제 2 선택부로 전달하는 제 2 미러 기능 오프 경로를 제공하며, 상기 제 1 전송 신호가 상기 제 2 미러 온 경로를 통하여 상기 제 2 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 2 전송 신호의 전달을 지연시키는 제 2 미러 오프 회로;를 구비함을 특징으로 하는 반도체 메모리 모듈.
  28. 제 27 항에 있어서, 상기 제 1 미러 오프 회로는,
    상기 제 2 전송 신호가 상기 제 1 미러 온 경로를 통하여 상기 제 1 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 1 전송 신호의 전달을 지연시키는 지연부; 및
    상기 지연부의 출력 신호와 상기 제 1 전송신호의 위상을 혼합하고, 제 1 가중치에 따라 상기 위상의 혼합을 조절하는 위상 혼합기;를 구비함을 특징으로 하는 반도체 메모리 모듈.
  29. 제 28 항에 있어서,
    상기 위상 혼합기는,
    상기 제 1 가중치에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부;
    상기 제 1 가중치에 따라 상기 제 1 전송신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및
    상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;를 포함함을 특징으로 하는 반도체 메모리 모듈.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 에지 조절부는 각각 같은 수로 병렬 결합된 3 상 인버터들을 포함하고, 상기 제 1 가중치에 따라 상기 제 1 에지 조절부의 3 상 인버터들과 상기 제 2 에지 조절부의 3 상 인버터들 간의 동작이 서로 상반되게 이루어짐을 특징으로 하는 반도체 메모리 모듈.
  31. 제 27 항에 있어서, 상기 제 2 미러 오프 회로는,
    상기 제 1 전송 신호가 상기 제 2 미러 온 경로를 통하여 상기 제 2 선택부에 도달하는데 소요되는 시간을 모델링하여 상기 제 2 전송 신호의 전달을 지연하는 지연부; 및
    상기 지연부의 출력 신호와 상기 제 2 전송 신호의 위상을 혼합하고, 제 2 가중치에 따라 상기 위상의 혼합을 조절하는 위상 혼합기;를 구비함을 특징으로 하는 반도체 메모리 모듈.
  32. 제 31 항에 있어서, 상기 위상 혼합기는,
    상기 제 2 가중치로써 혼합된 위상을 갖는 신호의 스큐를 조절함을 특징으로 하는 반도체 메모리 모듈.
  33. 제 31 항에 있어서,
    상기 위상 혼합기는,
    상기 제 2 가중치에 따라 상기 지연부의 출력 신호의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부;
    상기 제 2 가중치에 따라 상기 제 2 전송신호의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및
    상기 제 1 및 제 2 에지 조절부의 출력 신호들을 혼합하여 출력하는 혼합부;
    를 포함함을 특징으로 하는 반도체 메모리 모듈.
  34. 제 33 항에 있어서,
    상기 제 1 및 제 2 에지 조절부는 각각 같은 수로 병렬 결합된 3 상 인버터들을 포함하고, 상기 제 2 가중치에 따라 상기 제 1 에지 조절부의 3 상 인버터와 상기 제 2 에지 조절부의 3 상 인버터 간의 동작이 서로 상반되게 이루어짐을 특징으로 하는 반도체 메모리 모듈.
  35. 제 27 항에 있어서,
    상기 반도체 메모리 장치는 디램으로 구성됨을 특징으로 하는 반도체 메모리 모듈.
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