CN1180356C - 一种双通道共享存储器的实现方法 - Google Patents
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Abstract
一种双通道共享存储器的实现方法，是在设置该共享存储器的工作时钟频率、切换控制信号和输出/输入信号的时序上采用多种技术措施：如将该共享存储器的时钟频率设置为其所连接的逻辑IC或ASIC芯片的系统时钟频率的两倍，将该共享存储器的切换控制信号设置为和其所连接的逻辑IC或ASIC芯片的系统时钟同频、同相的开关选择信号等，把一个单端口的存储器等效成一个双端口的存储器，使得逻辑IC或ASIC芯片内部的两个不同模块，可分别得到一个独立的存储器访问接口，并且该接口的时钟频率和整个系统的时钟频率相同，应用非常方便，从而得到一种在共享存储器的容量、成本、设计的复杂性和系统性能等多方面都结合得较好，且可普遍应用的外部共享存储器的实现方法。
Description
所属领域
本发明涉及一种外部存储器接口电路的设计方法，确切地说，涉及一种兼顾技术复杂性、成本、存储器的容量及性能等多方面参数的双通道共享存储器的实现方法，属于逻辑IC或ASIC芯片的电路设计技术领域。
背景技术
在逻辑IC或ASIC芯片的设计过程中经常要用到共享存储器，由于逻辑IC或ASIC芯片内部的存储器容量及成本等原因的限制，大容量的共享存储器放在逻辑IC或ASIC芯片内部往往是不现实的或不合适的，因此通常都是配置使用外部共享存储器。目前，实现外部共享存储器的常用方法有使用先进先出存储器(FIFO)、双端口RAM和通过总线仲裁的方法分时访问外部共享存储器，但上述几种方法都或多或少地存在着技术复杂、成本较高、存储器的容量或性能等方面的缺陷。
使用先进先出存储器(FIFO)作为外部共享存储器，对于逻辑IC或ASIC芯片的设计，实现起来比较简单，但是逻辑IC或ASIC芯片不能对被访问存储器单元的地址进行控制，只能按照一定的顺序访问FIFO中存储器单元的内容，因此只能在一些特定的应用场合使用FIFO作为外部共享存储器，不具有应用的普遍性；并且FIFO的价格较高，容量很小。
使用双端口RAM作为外部共享存储器，对于逻辑IC或ASIC芯片的设计来讲，其实现起来也比较简单，还不存在必须顺序访问FIFO中存储器单元内容的缺陷，具有应用的普遍性。并且由于逻辑IC或ASIC芯片内部的不同逻辑模块可以通过双端口RAM的不同端口同时访问双端口RAM，无需等待总线仲裁，使得该逻辑IC或ASIC芯片的工作效率和性能都比较高。但是双端口RAM同样具有价格高，容量很小的缺点；并且它所需要的信号线很多，是普通存储器的两倍，会极大地浪费逻辑IC或ASIC芯片的管脚资源。
如果使用总线仲裁的方法访问外部共享存储器，该外部共享存储器虽然可以使用比较便宜同时容量也比较大的存储器芯片，也不需要占用逻辑IC或ASIC芯片太多的管脚资源，但是需要设计总线仲裁电路，同时逻辑IC或ASIC芯片内部使用该共享存储器的逻辑模块需要申请及等待分配总线使用权，使整个芯片的逻辑的复杂性提高，同时其工作效率和性能也会降低。
发明内容
本发明的目的是提供一种能够较好地解决上面三种方案的明显弊端，以得到一种在容量、成本、设计复杂性和系统性能等多方面结合得比较好，并能够普遍应用的双通道共享存储器的实现方法，
本发明的双通道共享存储器的实现方法是这样的：该方法包括有下列步骤：
(1)将所述双通道共享存储器所连接的逻辑IC或ASIC芯片的系统时钟频率的两倍设置成该双通道存储器的工作时钟频率，使该逻辑IC或ASIC芯片内部的两个不同模块采用分时方法从两个独立的访问通道分别访问该外部共享存储器；
(2)将所述双通道共享存储器所连接的逻辑IC或ASIC芯片的系统时钟同频、同相的开关选择信号设置成该双通道共享存储器的切换控制信号，使上述两个独立访问通道的地址信号、数据信号和读写控制信号分别在该切换控制信号为“1”和“0”的时刻被送到多路二选一开关的输出端；
(3)对所述多路二选一开关输出的地址信号、数据信号和控制信号进行时序调整，然后再将其输出到外部共享存储器的相应管脚，以满足外部共享存储器对于各信号之间的时序要求；
(4)对输入的数据信号分别进行时序调整和锁存处理后，得到两个通道的数据输入信号。
所述多路二选一开关至少包括有下列各个双通道：两个通道的地址信号，两个通道的控制信号和两个通道的数据输出信号。
所述切换控制信号是和所述双通道共享存储器连接的逻辑IC或ASIC芯片的系统时钟同频、反相的开关选择信号。
本发明的特点是在逻辑IC或ASIC芯片的硬件逻辑结构、工作时钟频率和信号时序上采用一定的技术措施，就可以把一个单端口的存储器等效于一个双端口的存储器，使得逻辑IC或ASIC芯片内部的两个不同模块，可以分别得到一个独立的存储器访问接口，并且该接口的时钟频率和整个系统的时钟频率相同，在应用上非常方便，从而解决了目前常用的几种外部共享存储器方案的明显弊端，得到一种在共享存储器的容量、成本、设计复杂性和系统性能等多方面都结合得比较好，且可以普遍应用的外部共享存储器的实现方法。可以预见，本发明的方法将会在今后获得很好的推广应用。
附图说明
图1是本发明双通道共享存储器的逻辑方框图。
图2是本发明双通道共享存储器的实施例的逻辑方框图。
具体实施方式
本发明是一种双通道共享存储器的实现方法，参见图1所示的该双通道共享存储器的逻辑方框图，其逻辑结构实质上是一个受切换控制信号控制选通的多路二选一开关，该多路二选一开关至少包括有图1所示的下列各个双通道：A、B两个通道的地址信号，A、B两个通道的控制信号和A、两个B两个通道的数据输出信号。所以本发明的方法是要将其中的切换控制信号设置为与该双通道共享存储器所连接的逻辑IC或ASIC芯片的系统时钟同频、同相(或反相)的开关选择信号，使上述两个独立访问通道的地址信号、数据信号和读写控制信号可以在一个系统时钟的周期内，分别在该切换控制信号为“1”和“0”的时刻被送到多路二选一开关的输出端。还要将该共享存储器的工作时钟频率设置成其所连接的逻辑IC或ASIC芯片的系统时钟频率的两倍，以便可以按照分时的方法提供两个独立的访问通道分别供逻辑IC或ASIC芯片内部的两个不同模块分时访问该外部共享存储器，而不需要进行总线仲裁。此外，上述多路二选一开关输出的地址信号、数据信号和控制信号都需要经过适当的时序调整，然后才能被输出到外部共享存储器的相应管脚，以满足外部共享存储器对于各信号之间的时序要求；而输入的数据信号也要在进行时序调整和锁存处理后，才能分别得到两个通道的数据输入信号。
参见图2所示的本发明双通道共享存储器的实施例的逻辑结构方框图，该实施例中使用的外部共享存储器是同步静态存储器(SSRAM)。该双通道共享存储器的硬件逻辑结构也是一个受切换控制信号(又称：时隙分配开关)SWITCH控制选通的多路二选一开关U1，该多路二选一开关U1包括有下列各个双通道：A、B两个通道的地址信号UA_ADD和UB_ADD，A、B两个通道的读写控制信号UA_WEN和UB_WEN，A、两个B通道的数据输出信号UA_DTO和UB_DTO。这里的切换控制信号(即：时隙分配开关)SWITCH的信号波形要求与系统时钟CLK同频同相(或反相)，以便使信号SWITCH为“0”时对应的SCLK时钟周期分配给A通道访问共享存储器，SWITCH为“1”时对应的SCLK时钟周期分配给B通道访问共享存储器，从而实现了使上述两个A、B独立通道的地址信号、数据信号和读写控制信号可以在一个系统时钟的周期内，分别在该切换控制信号为“0”和“1”的时刻被送到多路二选一开关U1的输出端。图中CLK为系统时钟信号，SCLK为系统时钟CLK的两倍频时钟信号，由该逻辑芯片内部或外部的锁相环对系统时钟CLK锁相倍频后得到。同样地，上述多路二选一开关U1输出的地址信号SRMADD、数据信号SRMDTO和控制信号SRMWEN都需要经过适当的时序调整后才能被输出到与外部存储器连接的地址信号PINSRMADD、数据信号PINSRMDAT、读写控制信号PINSRMWEN的相应管脚，以满足外部共享存储器对于各信号之间的时序要求；而该外部存储器的输入的数据信号SRMDTI也要进行时序调整和锁存后才能分别得到A、B两个通道的数据输入信号UA_DTI和UB_DTI。图中的U2、U3、U4、U5、U7、U8、U9和U10都是用于完成时序调整及数据锁存的电路。该同步静态存储器(SSRAM)的容量相对于双端口RAM来说要大得多，同时其价格却要低很多，即使用该同步静态存储器(SSRAM)作为共享存储器具有很好的性能价格比；并且SSRAM允许的工作速度很高，比较适合对性能要求较高的场合。
申请人已经按照本发明的方法进行了实施试验，上述同步静态存储器(SSRAM)的实施例即为其中之一，这些双通道共享存储器的实施试验是成功的，实现了预期的发明目的。
Claims (3)
1、一种双通道共享存储器的实现方法，其特征在于：该方法包括有下列步骤：
(1)将所述双通道共享存储器所连接的逻辑IC或ASIC芯片的系统时钟频率的两倍设置成该双通道存储器的工作时钟频率，使该逻辑IC或ASIC芯片内部的两个不同模块采用分时方法从两个独立的访问通道分别访问该外部共享存储器；
(2)将所述双通道共享存储器所连接的逻辑IC或ASIC芯片的系统时钟同频、同相的开关选择信号设置成该双通道共享存储器的切换控制信号，使上述两个独立访问通道的地址信号、数据信号和读写控制信号分别在该切换控制信号为“1”和“0”的时刻被送到多路二选一开关的输出端；
(3)对所述多路二选一开关输出的地址信号、数据信号和控制信号进行时序调整，然后再将其输出到外部共享存储器的相应管脚，以满足外部共享存储器对于各信号之间的时序要求；
(4)对输入的数据信号分别进行时序调整和锁存处理后，得到两个通道的数据输入信号。
2、根据权利要求1所述的双通道共享存储器的实现方法，其特征在于：所述多路二选一开关至少包括有下列各个双通道：两个通道的地址信号，两个通道的控制信号和两个通道的数据输出信号。
3、根据权利要求1所述的双通道共享存储器的实现方法，其特征在于：所述切换控制信号是和所述双通道共享存储器连接的逻辑IC或ASIC芯片的系统时钟同频、反相的开关选择信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB011350911A CN1180356C (zh) | 2001-11-27 | 2001-11-27 | 一种双通道共享存储器的实现方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB011350911A CN1180356C (zh) | 2001-11-27 | 2001-11-27 | 一种双通道共享存储器的实现方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1421789A CN1421789A (zh) | 2003-06-04 |
| CN1180356C true CN1180356C (zh) | 2004-12-15 |
Family
ID=4672946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011350911A Expired - Fee Related CN1180356C (zh) | 2001-11-27 | 2001-11-27 | 一种双通道共享存储器的实现方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1180356C (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100349142C (zh) * | 2004-05-25 | 2007-11-14 | 中国科学院计算技术研究所 | 一种用于虚拟共享存储系统的远程取页方法及网络接口卡 |
| CN100388252C (zh) * | 2004-12-14 | 2008-05-14 | 威瀚科技股份有限公司 | 实现双端口同步存储装置的方法及相关装置 |
| KR100670731B1 (ko) | 2005-09-29 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| CN101196856B (zh) * | 2008-01-04 | 2010-09-08 | 太原理工大学 | 双端口访问单一动态存储器的接口 |
| CN101483646B (zh) * | 2009-01-22 | 2013-06-05 | 浙江大学 | 一种总线高速通信的方法及接口 |
| US10473777B2 (en) * | 2016-08-31 | 2019-11-12 | Robert Bosch Gmbh | ASIC implemented motion detector |
| US10991440B2 (en) | 2018-03-07 | 2021-04-27 | Micron Technology, Inc. | Performing read operation prior to two-pass programming of storage system |
| CN111812682A (zh) * | 2020-07-24 | 2020-10-23 | 华力智芯(成都)集成电路有限公司 | 一种抗窄带干扰电路 |
| CN112711547B (zh) * | 2020-12-25 | 2022-08-02 | 海宁奕斯伟集成电路设计有限公司 | 一种存储器控制装置、控制方法和存储器芯片 |
-
2001
- 2001-11-27 CN CNB011350911A patent/CN1180356C/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| CN1421789A (zh) | 2003-06-04 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
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