CN106250661B

CN106250661B - 一种实现存储器扩展的逻辑电路设计方法

Info

Publication number: CN106250661B
Application number: CN201610806548.4A
Authority: CN
Inventors: 张云哲; 耿嘉; 樊平
Original assignee: Jing Wei Qi Li (beijing) Technology Co Ltd
Current assignee: Jing Wei Qi Li (Beijing) Technology Co., Ltd.
Priority date: 2016-09-06
Filing date: 2016-09-06
Publication date: 2019-05-21
Anticipated expiration: 2036-09-06
Also published as: CN106250661A

Abstract

本发明公开了一种实现存储器扩展的逻辑电路设计方法，所述方法包括：根据第一存储器的第一地址总线宽度和所要扩展的地址总线的总宽度，确定地址总线的总宽度中除第一地址总线的宽度之外需要扩展的第二地址总线的宽度；根据第二地址总线的宽度，确定所要扩展的除第一存储器之外的存储器的个数；根据第二地址总线输入的地址信号，确定包括第一存储器在内的所有存储器的使能信号；根据使能信号，选择所有存储器中的一个存储器执行工作。本申请文件中，用户可以根据实际需要，增加至少两位地址总线，通过译码实现将两位地址总线译码为多个存储器的使能信号，控制多个存储器中一个工作，由此实现存储器的扩展，利用该方法，可以实现任意个存储器扩展，更加方便用户使用。

Description

一种实现存储器扩展的逻辑电路设计方法

技术领域

本发明涉及电子技术领域，尤其涉及一种实现存储器扩展的逻辑电路设计方法。

背景技术

现场可编程门阵列((Field-Programmable Gate Array，简称FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越广泛的应用。而随着FPGA的应用越来越广泛，对于FPGA芯片上的器件要求也越来越高。例如，FPGA内部的随机存取存储器(random accessmemory，RAM)，现有的原语尺寸的RAM已经不能够完全满足用户的需求，例如现有的原语尺寸的RAM为地址总线宽度为2，数据总线宽度为1，而用户需要的RAM尺寸为地址总线宽度为2，数据总线宽度为4。而这种情况并不是简单的将多个原语尺寸的RAM拼接就能够实现的，因此，现在急需一种能够实现将RAM原语尺寸拼接成一个可以为任意尺寸的RAM的逻辑电路设计方法，以便能够随时满足用户的需求。

发明内容

为了解决上述问题，本发明提供一种实现存储器扩展的逻辑电路设计方法，可以将存储器按照数据扩展和地址扩展两种方式实现存储器的扩展，以便于将原语存储器拼接成一个可以为任意尺寸的RAM。

第一方面，本发明提供了一种实现存储器扩展的逻辑电路设计方法，所述方法应用于现场可编程门阵列FPGA的综合优化阶段，所述方法包括：根据第一存储器的第一地址总线宽度和所要扩展的地址总线的总宽度，确定地址总线的总宽度中除第一地址总线的宽度之外需要扩展的第二地址总线的宽度；

根据第二地址总线的宽度，确定所要扩展的除第一存储器之外的存储器的个数；

根据第二地址总线输入的地址信号，确定包括第一存储器在内的所有存储器的使能信号；

根据使能信号，选择所有存储器中的一个存储器执行工作。

优选的，根据第二地址总线输入的地址信号，确定包括第一存储器在内的所有存储器的使能信号，具体包括：

对第二地址总线输入的地址信号进行译码运算，获取至少两个使能信号，其中，至少两个使能信号中的每一个使能信号只能选择一个存储器执行工作。

优选的，第二地址总线输入的地址信号还用于作为多路选择器的选择信号，其中，所有存储器中的每一个存储器的数据总线分别连接多路选择器的输入端，以便多路选择器根据选择信号，选择执行工作的存储器对应的数据总线输出数据信号。

进一步优选的，所述方法还包括：在每一条第二地址总线与多路选择器之间，分别连接至少一个寄存器，其中，至少一个寄存器用于：方便第二地址总线输出的地址信号与执行工作的存储器内部地址总线输出的地址信号时钟同步。

第二方面，本发明提供了另一种实现存储器扩展的逻辑电路设计方法，所述方法应用于现场可编程门阵列FPGA的综合优化阶段，该方法包括：

根据第一存储器的第一数据总线宽度和所要扩展的数据总线的总宽度，确定数据总线的总宽度中除第一数据总线宽度之外需要扩展的第二数据总线宽度；

根据第二数据总线宽度，确定所要扩展的除第一存储器之外的存储器个数；

分别根据包括第一存储存储器在内的所有存储器中每一个存储器的使能信号，确定包括第一存储器在内的所有存储器中的一个或者多个存储器执行工作，并通过包括所述第一存储器在内的所有存储器中的一个或者多个存储器的数据总线输出数据信号，其中，包括第一存储器在内的所有存储器共享第一存储器的地址总线输入的地址信号。

优先的，根据第二数据总线宽度，确定所要扩展的除第一存储器之外的存储器个数，具体包括：

确定第二数据总线的宽度与第一数据总线宽度之间的倍数关系，根据倍数关系确定需要扩展的除第一存储器之外的存储器个数。

本发明提供的一种实现存储器扩展的逻辑电路设计方法，可以对原语尺寸的存储器按照地址宽展方式，根据实际需要的地址总线宽度以及原语尺寸存储器现有的地址总线宽度，确定还需要扩展的地址总线宽度，然后根据需要扩展的地址总线宽度确定需要扩展的存储器个数。将需要扩展的地址总线输入的地址信号进行译码运算，获取与需要扩展的存储器对应的使能信号，并且每一个使能信号只能控制一个存储器。因为已经扩展了存储器，所以对应的地址总线有所增加，即按照地址总线扩展方式实现存储器的扩展，由此解决地址总线宽度不足的问题，而且在某一时刻，多个存储器中仅有一个存储器工作，可以尽可能的节约用电。

附图说明

图1为本发明实施例提供的一种实现存储器扩展的逻辑电路设计方法的流程示意图；

图2为本发明实施例提供的一种实现存储器扩展的逻辑电路连接示意图；

图3为根据RAM中寄存器的级数以及存储器的工作模式，确定地址总线a4与多路选择器之间，以及地址总线a5和多路选择器之间增加寄存器的示意图；

图4为本发明实施例提供的另一种实现存储器扩展的逻辑电路设计方法的流程示意图；

图5为本发明实施例提供的另一种实现存储器扩展的逻辑电路连接示意图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

典型的现场可编程门阵列(Field－Programmable Gate Array，简称FPGA)开发流程一般包括功能定义/器件选型、设计输入、功能仿真、综合优化、综合后仿真、工艺映射、布局布线、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。

而本发明所涉及的是根据用户需求，实现不同的RAM地址总线宽度或者数据总线宽度。这个阶段可以认为是属于综合优化阶段。

所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化(Synthesis)是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。

在下文中，将具体介绍如何对RAM存储器进行扩展，由此实现不同的RAM地址总线宽度或者数据总线宽度，以便满足用户的实际需求。

图1本发明实施例提供的一种实现存储器扩展的逻辑电路设计方法流程示意图100。该方法主要应用于FPGA的综合优化阶段，具体如图所示1，该方法包括：

步骤110，根据第一存储器的第一地址总线宽度和所要扩展的地址总线的总宽度，确定地址总线的总宽度中除第一地址总线的宽度之外需要扩展的第二地址总线的宽度。

具体的，根据用户的实际需要，原语尺寸的存储器的地址总线宽度往往不能够达到用户的需要，此时，就需要对存储器进行扩展。而具体需要扩展多少地址总线，则要根据原语尺寸存储器的地址总线宽度和所要扩展的地址总线的宽度来确定。当然，这里原语尺寸的存储器即本申请文件中所指的第一存储器，原语尺寸存储器的地址总线即为第一地址总线。

应理解，“原语尺寸”是指一个存储器出厂时的固定规格。例如，一个刚生产出来的存储器的地址总线宽度为4，数据总线宽度为1。即原语尺寸的存储器的地址总线宽度为4，数据总线宽度为1。

而当用户需要的地址总线宽度为6时，那么如果第一存储器的第一地址总线宽度为4，那么需要扩展的第二地址总线的宽度则为2。

步骤120，根据第二地址总线的宽度，确定所要扩展的除第一存储器之外的存储器的个数。

具体的，假设如步骤110中所述，需要扩展的地址总线宽度为2，即额外需要增加两根地址总线。众所周知，地址总线输入的地址信号为1或0，即当两个地址总线同时工作时，经过一个译码器后，可以输入的地址总线信号为00，01，10和11等四种。这四种地址总线信号可以分别作为4块存储器的使能信号，即可以确定共有4个存储器，那么除第一存储器之外可扩展的存储器个数则为3个。

步骤130，根据第二地址总线输入的地址信号，确定包括第一存储器在内的所有存储器的使能信号。

具体的，第二地址总线经过译码器译码后，可以获取至少两个使能信号。其中，使能信号的个数正好与存储器的个数相同。且，每一个使能信号仅能选择所有存储器中的一个存储器执行工作。例如，当第二地址总线宽度为1时，经过译码器后输出的信号可以为“0”或“1”，将这两个输出信号作为使能信号，可以控制两个存储器中的一个存储器进行工作。而如果第二地址总线宽度为2时，如步骤120中所述，经过译码器后输出的信号可以为“00”，“01”，“10”以及“11”共4个使能信号，那么则可以控制4块存储器中的一个执行工作。

步骤140，根据所述使能信号，选择所述所有存储器中的一个存储器执行工作。

具体的，可以设定不同的使能信号控制一块存储器执行工作，例如，步骤130中所述，当第二地址总线宽度为2时，经过译码器后获取的使能信号分别为00”，“01”，“10”以及“11”。可以设定当使能信号为“00”时，存储器RAM0工作，当使能信号为“01”时，存储器RAM1工作，类似的，当使能信号为“10”时，存储器RAM2工作，当使能信号为“11”时，存储器RAM3工作。可选的，第二地址总线输入的地址信号还用于作为多路选择器的选择信号，其中，所有存储器中的每一个存储器的数据总线分别连接多路选择器的输入端，以便多路选择器根据选择信号，选择执行工作的存储器对应的数据总线传输数据信号。

进一步可选的，每一个存储器的内部都包含至少一级寄存器，用于在每一个脉冲来临时刻，传输地址信号。为了能够将第二地址总线传输的地址信号与低位地址信号同步，所以，在第二地址总线和多路选择器之间，还包括至少一级寄存器，用于方便第二地址总线输出的地址信号与执行工作的存储器内部地址总线输出的地址信号时钟同步，当然，第二地址总线和多路选择器之间的寄存器的级数将与存储器内部的寄存器的级数相同。

在一个具体的例子中，假设用户需要的RAM存储器的地址总线宽度为6，数据总线宽度为1。而第一存储器(在本例子中可以为RAM1)的第一地址总线的宽度为4，数据总线宽度为1。由此可知，还需要扩展的第二地址总线宽度为2。根据上文可知，在本具体例子中，需要扩展的RAM的个数为3。具体逻辑电路连接示意图如图2所示。

将第二地址总线设为a4和a5，地址总线a4和a5分别连接至译码器的输入端，经过译码后作为使能信号，用于选择RAM0～RAM3中的其中一个RAM在某一时刻执行工作。例如，当第二地址总线输入的地址信号为00时，则选择RAM0执行工作。当第二地址总线输入的地址信号为01时，则选择RAM1执行工作。当第二地址总线输入的地址信号为10时，则选择RAM2执行工作。当第二地址总线输入的地址信号为11时，则选择RAM3执行工作。如果原来一个存储器的地址总线的个数为2⁴，此时，因为对存储器进行了扩展，即地址总线的个数现在为2⁴×4。大大扩展了地址总线的宽度。

因为在本例子中，每一个存储器的数据总线宽度均为1，当有4个RAM时，那么也就是存在4根数据总线可以用于输出数据信号。而后续设备根本无法判断哪一个RAM此时正在执行工作，将会输出数据，因此本实施例中还需要一个多路选择器。用于选择接收哪一个数据总线输出的数据信号。当然，多路选择器的输入端将会与地址总线a4和a5分别连接，即地址总线a4和a5输入的地址信号还用于作为多路选择器的选择信号，用于选择接收哪一个

RAM的数据总线输出信号。例如，地址总线a4和a5输入的地址信号为00时，那么多路选择器可以根据信号00确定选择RAM0的数据总线输出信号。

进一步可选的，为了能够使RAM内部的地址总线输入地址信号与地址总线a4和a5输入地址信号时钟同步，还需要分别在地址总线a4与多路选择器之间，以及地址总线a5和多路选择器之间增加至少一级寄存器。具体增加的级数根据RAM中的寄存器级数确定。

根据RAM中寄存器的级数以及存储器的工作模式不同，地址总线a4与多路选择器之间，以及地址总线a5和多路选择器之间增加寄存器的级数和工作模式可以分为以下四种情况，具体如图3所示。在图3中，以双口RAM为例进行说明，其他类型的RAM类似，这里不再赘述。

第一种情况，当RAM中的寄存器级数为1，且存储器的工作模式为不是写保持模式(NO_CHANGE＝N)时，如图3(a)所示，在地址总线a4与多路选择器之间，以及地址总线a5和多路选择器之间分别增加的寄存器的级数为一级。且，寄存器的使能信号为ce。图中因为以双口RAM为例，所以图3中的使能信号是双口RAM的A端口的使能信号为例，所以使能信号为cea。

第二中情况，当RAM中的寄存器级数为多级(图3(b)中为两级)，且存储器的工作模式为NO_CHANGE＝N时，如图3(b)所示，在地址总线a4与多路选择器之间，以及地址总线a5和多路选择器之间分别增加的寄存器的级数为多级。且，寄存器1的使能信号为cea，其他寄存器的使能信号为regcea，其中regce是寄存器使能信号。

第三种情况，当RAM中的寄存器个数为一个，且存储器的工作模式为写保持模式(NO_CHANGE＝Y)时，如图3(c)所示，在地址总线a4与多路选择器之间，以及地址总线a5和多路选择器之间分别增加的寄存器的级数为一级。且，寄存器的使能信号为cea和“wea非”做“与”运算后输出的结果，其中，wea为写使能信号，在这里当wea使能信号为低电平时，“wea非”为wea信号取反，高电平有效。

第四种情况，当RAM中的寄存器级数为多级(图3(b)中为两级)，且存储器的工作模式为NO_CHANGE＝Y时，如图3(d)所示，在地址总线a4与多路选择器之间，以及地址总线a5和多路选择器之间分别增加的寄存器的级数为多级。且，寄存器1的使能信号为cea和“wea非”做“与”运算后输出的结果，其他寄存器的使能信号为regcea。

应理解，图3中，仅是示意性的说明一个地址总线与寄存器和多路选择器之间逻辑电路连接示意图，具体举例为双口RAM，输出数据的为双口RAM的A端使能信分别为cea以及“wea非”，regcea等。类似的，如果是B端，则使能信号为ceb，“web非”等。而其他类型的寄存器应用到本实施例的具体例子中，增加的每一根地址总线都将按照图3中的不同情况进行类似连接，这里不再赘述。

本发明提供的一种实现存储器扩展的逻辑电路设计方法，可以对原语尺寸的存储器按照地址宽展方式，根据实际需要的地址总线宽度以及原语尺寸存储器现有的地址总线宽度，确定还需要扩展的地址总线宽度，然后根据需要扩展的地址总线宽度确定需要扩展的存储器个数。将需要扩展的地址总线输入的地址信号进行译码运算，获取与需要扩展的存储器对应的使能信号，并且每一个使能信号只能控制一个存储器。因为已经扩展了存储器，所以对应的地址总线有所增加，即按照地址总线扩展方式实现存储器的扩展，由此解决地址总线宽度不足的问题，而且在某一时刻，多个芯片中仅有一个芯片工作，可以尽可能的节约用电。

图4本发明实施例提供的另一种实现存储器扩展的逻辑电路设计方法的流程示意图400。该方法主要应用于FPGA的综合优化阶段，具体如图4所示，该方法包括：

步骤410，根据第一存储器的第一数据总线宽度和所要扩展的数据总线的总宽度，确定数据总线的总宽度中除第一数据总线宽度之外需要扩展的第二数据总线宽度。

具体的，与实施例一中确定需要扩展的第二地址总线宽度的方法类似，当所要扩展的数据总线的总宽度为4，而原语尺寸的存储器的数据总线宽度为1时，则说明需要扩展的第二数据总线宽度为3。

步骤420，根据第二数据总线宽度，确定所要扩展的除第一存储器之外的存储器个数。

具体的，可以确定第二数据总线的宽度与第一数据总线宽度之间的倍数关系，根据倍数关系确定需要扩展的除第一存储器之外的存储器个数。

例如，当原语存储器的第一数据总线的宽度为1，而需要扩展的数据总线宽度为3时，可以确定需要扩展的存储器的个数为2个。

步骤430，分别根据包括第一存储存储器在内的所有存储器中每一个存储器的使能信号，确定包括第一存储器在内的所有存储器中的一个或者多个存储器执行工作，并通过包括第一存储器在内的所有存储器中的一个或者多个存储器的数据总线输出数据信号。

具体的，在步骤420中，已经确定要扩展的存储器的个数。而这些存储器何时工作，具体有几个存储器同时工作等，需要根据每一个存储器所对应的使能信号决定。即包括第一存储器在内的所有存储器均需要在每个存储器所对应的使能信号有效时，才能工作，并通过数据总线输出数据信号。而这几个存储器需要共享第一存储器的地址总线。即在逻辑电路连接关系中，可以将第一存储器的地址总线中每一根地址总线分别对应连接到除第一存储器之外的存储器的地址总线输入端，也即是每一个RAM共同使用两位地址信号，用于输入地址。

在一个具体的例子中，假设用户需要的存储器为RAM，且RAM的数据总线宽度为4。而现有的RAM原语中的数据总线宽度为1，地址总线为2。那么，需要扩展的RAM的个数为3个。即所有的RAM一共为4个，如图5所示，分别为RAM0～RAM3。

此时，将RAM0中的两根地址总线，分别对应连接RAM1～RAM3中的地址总线的输入端，即4个RAM共用两根地址总线，输入的地址信号将是同一地址信号。而4个RAM是否同时工作，则根据每一个RAM自身对应的使能信号是否有效决定。由图5中可以看出，此时数据总线宽度已经扩展为4。本实施例提供的一种实现存储器扩展的逻辑电路设计方法，通过确定需要扩展的数据总线宽度，确定需要扩展的存储器的个数，并且将所有的存储器共用同一地址总线输入地址信号，建立所有存储器之间的通信连接，使其能够同时工作，并通过不同的数据总线输出数据信号。该存储器的扩展方法，可以解决数据总线不足的问题，而且实现简单，不需要更多的逻辑资源。

当然，读者还应理解，如果用户需要同时扩展地址总线和数据总线时，还可以将上述两种实现存储器扩展的逻辑电路设计方法相结合使用，以实现不同的目的。具体实现方式同上述两种方法类似，这里不再赘述。

还需要说明的是，上述两种实现存储器扩展的逻辑电路设计方法，均是在FPGA的综合优化阶段，对逻辑电路进行设计，实现存储器扩展的方法，而并非是对实际器件进行扩展。而在本文中，所举例子均是RAM存储器，但是本申请文件所要保护的范围包括但不限于对于RAM存储器的扩展，对其他适用于本方法的存储器进行扩展，同样是本发明所要保护的范围。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种实现存储器扩展的逻辑电路设计方法，所述方法应用于现场可编程门阵列FPGA的综合优化阶段，其特征在于，所述方法包括：

根据第一存储器的第一地址总线宽度和所要扩展的地址总线的总宽度，确定所述地址总线的总宽度中除所述第一地址总线的宽度之外需要扩展的第二地址总线的宽度；

设所述第二地址总线的宽度为X，则需要增加X根地址总线，当X个地址总线同时工作时，可以输出2^X种地址总线信号，所述2^X种地址总线信号分别作为2^X块存储器的使能信号，所述2^X块存储器中包括第一存储器，还包括所要扩展的除所述第一存储器之外的2^X-1个存储器；

根据所述第二地址总线输入的地址信号，确定包括所述第一存储器在内的所有存储器的使能信号；

根据所述使能信号，选择所述所有存储器中的一个存储器执行工作。

2.根据权利要求1所述的方法，其特征在于，所述根据所述第二地址总线输入的地址信号，确定包括所述第一存储器在内的所有存储器的使能信号，具体包括：

对所述第二地址总线输入的地址信号进行译码运算，获取至少两个使能信号，其中，所述至少两个使能信号中的每一个使能信号只能选择一个存储器执行工作。

3.根据权利要求1所述的方法，其特征在于，所述第二地址总线输入的地址信号还用于作为多路选择器的选择信号，其中，所述所有存储器中的每一个存储器的数据总线分别连接所述多路选择器的输入端，以便所述多路选择器根据所述选择信号，选择所述执行工作的存储器对应的数据总线输出数据信号。

4.根据权利要求3所述的方法，其特征在于，所述方法还包括：在每一条第二地址总线与所述多路选择器之间，分别连接至少一级寄存器，其中，所述至少一级寄存器用于：方便所述第二地址总线输出的地址信号与所述执行工作的存储器内部地址总线输出的地址信号时钟同步。

5.一种实现存储器扩展的逻辑电路设计方法，所述方法应用于现场可编程门阵列FPGA的综合优化阶段，其特征在于，所述方法包括：

根据第一存储器的第一数据总线宽度和所要扩展的数据总线的总宽度，确定所述数据总线的总宽度中除所述第一数据总线宽度之外需要扩展的第二数据总线宽度；

设所述第二数据总线宽度为X，则需要增加X根地址总线，当X个地址总线同时工作时，可以输出2^X种地址总线信号，所述2^X种地址总线信号分别作为2^X块存储器的使能信号，所述2^X块存储器中包括第一存储器，还包括所要扩展的除所述第一存储器之外的2^X1个存储器；

分别根据包括所述第一存储存储器在内的所有存储器中每一个存储器的使能信号，确定所述包括所述第一存储器在内的所有存储器中的一个或者多个存储器执行工作，并通过所述包括所述第一存储器在内的所有存储器中的一个或者多个存储器的数据总线输出数据信号，其中，所述包括所述第一存储器在内的所有存储器共享所述第一存储器的地址总线输入的地址信号。

6.根据权利要求5所述的方法，其特征在于，根据所述第二数据总线宽度，确定所要扩展的除所述第一存储器之外的存储器个数，具体包括：

确定所述第二数据总线的宽度与所述第一数据总线宽度之间的倍数关系，根据所述倍数关系确定需要扩展的除所述第一存储器之外的存储器个数。