CN105488237B - 基于fpga的寄存器使能信号优化方法 - Google Patents

基于fpga的寄存器使能信号优化方法 Download PDF

Info

Publication number
CN105488237B
CN105488237B CN201410483079.8A CN201410483079A CN105488237B CN 105488237 B CN105488237 B CN 105488237B CN 201410483079 A CN201410483079 A CN 201410483079A CN 105488237 B CN105488237 B CN 105488237B
Authority
CN
China
Prior art keywords
register
node
multiple selector
enable signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410483079.8A
Other languages
English (en)
Other versions
CN105488237A (zh
Inventor
耿嘉
刘明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Capital Microelectronics Beijing Technology Co Ltd
Original Assignee
Capital Microelectronics Beijing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Capital Microelectronics Beijing Technology Co Ltd filed Critical Capital Microelectronics Beijing Technology Co Ltd
Priority to CN201410483079.8A priority Critical patent/CN105488237B/zh
Publication of CN105488237A publication Critical patent/CN105488237A/zh
Application granted granted Critical
Publication of CN105488237B publication Critical patent/CN105488237B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及一种基于FPGA的寄存器使能信号优化方法。包括：对RTL代码进行综合，生成第一门级网表；取出节点中的第一节点，将第一节点放入第一队列中；查询第一门级网表，获取第二节点；如果第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改第一门级网表和寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表；如果第二节点不为寄存器的输出端口，判断第二节点是否为多路选择器的输出端口；当第二节点是多路选择器的输出端口时，将第三节点和第四节点放入所述第一队列中；遍历第一队列中的节点，直至第一队列为空。本发明实施例优化了寄存器的使能信号，降低了FPGA芯片耗电量，而且减少了LUT的资源使用量。

Description

基于FPGA的寄存器使能信号优化方法
技术领域
本发明涉及微电子领域中的集成电路设计技术领域，特别是基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的寄存器使能信号优化方法。
背景技术
在FPGA芯片中，寄存器通常都带有使能(CE)端口,该端口可以通过关闭寄存器的时钟输入(CLK)，使得寄存器的输出为保持状态。但是，在寄存器传输级(Register-transfer Level,RTL)代码的控制逻辑较为复杂时，提取出的使能信号不够优化，导致在布局布线后，FPGA芯片的耗电量大，而且使用查找表(Look-Up-Table，LUT)的次数增加，造成了资源使用量增加。
发明内容
本发明的目的是解决现有技术中的RTL代码较为复杂时，优化使能信号，进而降低FPGA芯片的耗电量以及减少LUT的资源使用量。
本发明实施例提供了一种基于FPGA的寄存器使能信号优化方法，所述方法包括：
对RTL代码进行综合，生成第一门级网表，所述第一门级网表包括节点；
取出所述节点中的第一节点，将所述第一节点放入第一队列中；
查询所述第一门级网表，获取第二节点；
如果所述第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改所述第一门级网表和所述寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表，其中，所述第二节点是所述第一节点的源节点；
如果所述第二节点不为寄存器的输出端口，判断所述第二节点是否为多路选择器的输出端口；
当所述第二节点是多路选择器的输出端口时，将第三节点和第四节点放入所述第一队列中，其中，所述第三节点和第四节点为所述多路选择器的输入端口；
遍历所述第一队列中的节点，直至所述第一队列为空。
优选地，所述节点具体为寄存器的输出端口和/或寄存器与多路选择器相连的端口和/或多路选择器间相连的端口。
优选地，所述如果所述第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改所述第一门级网表和所述寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表具体包括：
如果所述第二节点为寄存器的输出端口，删除所述第一门级网表中的所述第二节点所在的多路选择器，并将该多路选择器的输入端口的源节点与该多路选择器输出端口驱动的全部节点相连；
将所述寄存器输出保持第一路径中的多路选择器的使能信号连接至与非门的输入端；
当所述寄存器不具有使能信号时，所述与非门输出第一信号，将所述第一信号输入至所述寄存器的使能端，生成第二门级网表。
优选地，所述将所述寄存器输出保持第一路径中的多路选择器的使能信号连接至与非门的输入端具体包括：
当所述寄存器输出保持第一路径中的多路选择器的数据输入端为0时，将所述数据输入端为0的多路选择器的使能端经非门后，连接至与非门的输入端。
优选地，所述方法还包括：
当所述寄存器具有寄存器使能信号时，将所述与非门的输出端连接至与门的一输入端，将所述寄存器使能信号连接至所述与门的另一输入端，将所述与门的输出端连接至寄存器的使能端；
所述与门输出第二信号，将所述第二信号输入至所述寄存器的使能端，生成第二门级网表。
优选地，所述第一队列具体为为先进先出队列。
优选地，所述寄存器为8位寄存器组。
本发明通过对RTL代码进行综合，生成第一门级网表，所述第一门级网表包括节点；取出节点中的第一节点，将第一节点放入第一队列中；查询第一门级网表，获取第二节点；如果第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改第一门级网表和寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表，其中，第二节点是第一节点的源节点；如果第二节点不为寄存器的输出端口，判断第二节点是否为多路选择器的输出端口；当第二节点是多路选择器的输出端口时，将第三节点和第四节点放入所述第一队列中，其中，第三节点和第四节点为所述多路选择器的输入端口；遍历所述第一队列中的节点，直至所述第一队列为空，本发明实施例优化了寄存器的使能信号，降低了布局布线后FPGA芯片耗电量，而且减少了LUT的资源使用量。
附图说明
图1为本发明实施例一提供的基于FPGA的寄存器使能信号优化方法流程图；
图2a为本发明实施例一提供的寄存器输出保持第一路径示意图；
图2b为图2a的寄存器使能信号优化后的电路一示意图；
图2c为图2a的寄存器使能信号优化后的电路又一示意图；
图3为本发明实施例一提供的将RTL代码映射为门级电路的结构图；
图4为图3中LUT示意图；
图5为图3中使能信号优化后的门级电路示意图；
图6为图5中LUT示意图；
图7为图5中使能信号优化后的门级电路示意图；
图8为图7中LUT示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本发明实施例的限定。
本申请实施例提供的基于FPGA的寄存器使能信号优化方法，适用于在进行FPGA设计时，从传输级综合到门级映射的场景，尤其应用于FPGA芯片设计时，RTL代码综合后，生成门级网表时，存在着若干使能信号的场景，若干使能信号导致布局布线时，FPGA芯片耗电量大，而且需要使用LUT的次数多，资源浪费较大。
下面以图1为例详细说明本发明实施例一提供的基于FPGA的寄存器使能信号优化方法，图1为本发明实施例一提供的基于FPGA的寄存器使能信号优化方法流程图，在本发明实施例中，实施主体为具有处理能力的设备：处理器或者系统或者装置，如图1所示，所述方法具体包括：
S101，对RTL代码进行综合，生成第一门级网表。
第一门级网表中包括各个逻辑器件之间的连接关系，可以将逻辑器件的连接点在门级网表中称为节点，比如，在FPGA芯片中，节点包括但不限于寄存器的输出端口和/或寄存器与多路选择器相连的端口和/或多路选择器间相连的端口，更进一步的，节点包括寄存器的输出端口、寄存器的数据输入端口、多路选择器的数据输入端口、多路选择器的输出端口。
S102，取出所述节点中的第一节点，将所述第一节点放入第一队列中。
遍历第一门级网表中的节点，可以将第一门级网表中的任一节点作为第一节点。
在本实施例中，在初始时，可以将寄存器的数据输入端口作为第一节点。
S103，查询第一门级网表，获取第二节点。
S104，如果第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改第一门级网表和寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表。
查询第一门级网表，获取第二节点，可以将第一节点的源节点(上一级节点)作为第二节点。
在本实施例中，当初始时，如果将寄存器的数据输入端口作为第一节点，则寄存器的数据输入端口的源节点为第二节点。
如果第二节点为寄存器的输出端口，则获取寄存器输出保持第一路径，然后可以修改第一门级网表和寄存器输出保持第一路径中的多路选择器的使能信号，更改后的第一门级网表为第二门级网表。
具体地，如果第二节点为寄存器的输出端口，在第一门级网表中，可以将第二节点所在的多路选择器删除，并将第二节点所在的多路选择器的数据输入端口的源节点与该多路选择器输出端口驱动的全部节点相连，将寄存器输出保持第一路径中的多路选择器的使能信号连接至与非门的输入端。
当寄存器不具有使能信号时，与非门输出第一信号，将第一信号输入至寄存器的使能端，生成第二门级网表。
其中，寄存器输出保持第一路径中的多路选择器的个数可以是1个，也可以是多个，当寄存器输出保持第一路径中的多路选择器的是多个时，将每一个所述寄存器输出保持第一路径中的多路选择器的使能信号连接至与非门的输入端。
当所述寄存器输出保持第一路径中的所有多路选择器的数据输入端都为“1”时，将寄存器输出保持第一路径中的所有多路选择器的使能信号连接至与非门的输入端。
当所述寄存器输出保持第一路径中的部分多路选择器的数据输入端为“0”，另一部分多路选择器的数据输出端为“1”时，将数据输出端为“1”的多路选择器的使能信号连接至与非门的输入端，将数据输出端为“0”的多路选择器的使能信号经非门后，连接至与非门的输入端。
当寄存器输出保持第一路径中的所有多路选择器的数据输入端都为“0”时，将所述多路选择器的使能信号经非门后，连接至与非门的输入端。其中，可以是将每一个多路选择器分别连接一个非门，将每一个非门的输出端分别连接至与非门。
下面结合图2a-2c对S104做具体描述。如图2a所示，图2a为本发明实施例一提供的寄存器输出保持第一路径示意图。在图2a中，寄存器输出保持第一路径中包括N+1个多路选择器，其中第N+1多路选择器满足S104的判别条件。这N+1个多路选择器的使能信号依次为S0，S1……Sn，这N个多路选择器的数据输入端依次为D0，D1……Dn。
当寄存器没有使能信号时，此时以D0，D1……Dn都为1为例，寄存器使能信号的连接方式如图2b所示，图2b中，包括与非门201，将该N+1个多路选择器的使能信号S0，S1……Sn，分别连接至与非门201的输入端，叠加生成第一信号，将该第一信号输入至寄存器的使能端。
当寄存器有使能信号，比如，该寄存器有使能信号EN0时，此时以D0，D1……Dn都为1为例，寄存器使能信号的连接方式如图2c所示，图2c中，包括与非门201和与门202，将该N+1个多路选择器的使能信号S0，S1……Sn，分别连接至与非门201的输入端后，将与非门201的输出端，连接至与门202的一输入端，将该寄存器的使能信号EN0，连接至与门202的另一输出端，生成第二信号，将第二信号连接至寄存器的使能端。
以此类推，在进行下一轮的使能信号优化时，当寄存器中存在寄存器输出保持第二路径时，可以将上一次的寄存器使能端的信号作为本次寄存器使能端信号，将寄存器输出保持第二路径中的多路选择器的使能信号进行叠加，将叠加后的信号和寄存器使能端信号进行叠加，生成新的寄存器使能端信号。具体的叠加方式与图2b-2c类似，此处不再赘述。
当第二节点不为寄存器的输出端口时，执行S105。
S105，如果所述第二节点不为寄存器的输出端口时，判断所述第二节点是否为多路选择器的输出端口。
S106，当第二节点是多路选择器的输出端口时，将第三节点和第四节点放入所述第一队列中。
当第二节点是多路选择器的输出端口时，将多路选择器的输入端口，即第三节点和第四节点放入第一队列中。
当第二节点不是多路选择器的输出端口时，跳转至S107。
S107，遍历所述第一队列中的节点，直至所述第一队列为空。
遍历第一队列中的节点，比如，取上述S103-106中的第二节点为第一节点，取第三节点为第二节点，进行如S103-106的判断，或者，取上述S103-106中的第二节点为第一节点，取第四节点为第二节点，进行如S103-106的判断。
在进行下一轮的判断时，判断方法和S103-S106的判断方法相同。
以此类推，再进行又一轮的判断时，和S103-S106的方法相同，此处不再赘述。
需要说明的是，第一队列为先进先出队列，即最先进入第一队列中的节点，最先进行节点的遍历。
下面以一段具体的RTL代码，说明如何进行寄存器使能信号的优化。在RTL代码中，通过if/else语句产生寄存器的控制逻辑的，一种典型的RTL代码如下：
其中，每一条if/else语句，都可以通过二选一的多路选择器表示，此段代码对应的原理图如图3所示，图3为本发明实施例一提供的将RTL代码映射为门级电路的结构图，在图3中，节点之间的连接关系保存在门级网表中。
count_out信号是寄存器的输出信号，寄存器可以设定为任意位宽的寄存器组，示例而非限定，寄存器可以为位宽为8位的寄存器组，16位的寄存器组。如图3所示，在将该RTL代码映射为门级网表后，如果未提取出任何使能信号，那么在完成映射之后，每个寄存器会占用3个查找表来完成相关的控制逻辑。如图4所示，图4为图3中LUT示意图。在图4中，有两条寄存器输出保持路径，每一条路径对应一查找表，两条路径之间的多路选择器对应一查找表，对于寄存器，一共存在3张查找表，当寄存器为8位宽的寄存器组时，该设计总共需要3*8＝24个查找表。
当采用本发明实施例一提供的基于FPGA的寄存器使能信号优化方法，进行使能信号的第一次优化后，优化后的门级电路的结构示意图如图5所示。图5为图3中使能信号优化后的门级电路示意图。
进行一次优化后，查找表的使用情况如图6所示，图6为图5中LUT示意图。在图6中，当将enable提取为寄存器的使能信号后，寄存器组会占用2个查找表来完成相关的控制逻辑，对于8位宽的寄存器组，该设计总共需要2*8＝16个查找表。
当采用本发明实施例一提供的基于FPGA的寄存器使能信号优化方法，在图5的基础上，进行使能信号的又一次优化后，所对应的门级电路示意图如图7所示，图7所对应的查找表的使用情况如图8所示，在图8中，将enable和cnt_en提取为寄存器的使能信号后，每个寄存器组会占用1个查找表来完成相关的控制逻辑，对于具有8位宽的寄存器组，该设计总共需要1*8+1＝9个查找表。
通过本发明实施例提供的基于FPGA的寄存器使能信号优化方法，大大减少了寄存器输出保持路径，因此，在布局布线后，减少了FPGA芯片的耗电量，从而减少了LUT的资源使用量。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于FPGA的寄存器使能信号优化方法，其特征在于，所述方法包括：
对寄存器传输级RTL代码进行综合，生成第一门级网表，所述第一门级网表包括节点；
取出所述节点中的第一节点，将所述第一节点放入第一队列中；
查询所述第一门级网表，获取第二节点；
如果所述第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改所述第一门级网表和所述寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表，其中，所述第二节点是所述第一节点的源节点；
如果所述第二节点不为寄存器的输出端口，判断所述第二节点是否为多路选择器的输出端口；
当所述第二节点是多路选择器的输出端口时，将第三节点和第四节点放入所述第一队列中，其中，所述第三节点和第四节点为所述多路选择器的输入端口；
遍历所述第一队列中的节点，直至所述第一队列为空。
2.根据权利要求1所述的方法，其特征在于，所述节点具体为寄存器的输出端口和/或寄存器与多路选择器相连的端口和/或多路选择器间相连的端口。
3.根据权利要求1所述的方法，其特征在于，所述如果所述第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改所述第一门级网表和所述寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表具体包括：
如果所述第二节点为寄存器的输出端口，删除所述第一门级网表中的所述第二节点所在的多路选择器，并将该多路选择器的输入端口的源节点与该多路选择器输出端口驱动的全部节点相连；
将所述寄存器输出保持第一路径中的多路选择器的使能信号连接至与非门的输入端；
当所述寄存器不具有使能信号时，所述与非门输出第一信号，将所述第一信号输入至所述寄存器的使能端，生成第二门级网表。
4.根据权利要求3所述的方法，其特征在于，所述将所述寄存器输出保持第一路径中的多路选择器的使能信号连接至与非门的输入端具体包括：
当所述寄存器输出保持第一路径中的多路选择器的数据输入端为0时，将所述数据输入端为0的多路选择器的使能端经非门后，连接至与非门的输入端。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
当所述寄存器具有寄存器使能信号时，将所述与非门的输出端连接至与门的一输入端，将所述寄存器使能信号连接至所述与门的另一输入端，将所述与门的输出端连接至寄存器的使能端；
所述与门输出第二信号，将所述第二信号输入至所述寄存器的使能端，生成第二门级网表。
6.根据权利要求1所述的方法，其特征在于，所述第一队列具体为先进先出队列。
7.根据权利要求1-6任一项所述的方法，其特征在于，所述寄存器为8位寄存器组。
CN201410483079.8A 2014-09-19 2014-09-19 基于fpga的寄存器使能信号优化方法 Active CN105488237B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410483079.8A CN105488237B (zh) 2014-09-19 2014-09-19 基于fpga的寄存器使能信号优化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410483079.8A CN105488237B (zh) 2014-09-19 2014-09-19 基于fpga的寄存器使能信号优化方法

Publications (2)

Publication Number Publication Date
CN105488237A CN105488237A (zh) 2016-04-13
CN105488237B true CN105488237B (zh) 2019-03-08

Family

ID=55675212

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410483079.8A Active CN105488237B (zh) 2014-09-19 2014-09-19 基于fpga的寄存器使能信号优化方法

Country Status (1)

Country Link
CN (1) CN105488237B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109446673B (zh) * 2018-11-01 2023-04-18 京微齐力(北京)科技有限公司 一种通过部分映射时钟使能信号来改善布局完成率的方法
CN109902063B (zh) * 2019-02-01 2023-08-22 京微齐力(北京)科技有限公司 一种集成有二维卷积阵列的系统芯片
CN112100957B (zh) * 2020-11-17 2021-02-02 芯华章科技股份有限公司 用于调试逻辑系统设计的方法、仿真器、存储介质
CN116911227B (zh) * 2023-09-05 2023-12-05 苏州异格技术有限公司 一种基于硬件的逻辑映射方法、装置、设备及存储介质
CN117217147B (zh) * 2023-09-21 2024-06-07 苏州异格技术有限公司 一种用于fpga的逻辑映射方法、装置、设备及介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8237465B1 (en) * 2004-03-25 2012-08-07 Altera Corporation Omnibus logic element for packing or fracturing
US8402408B1 (en) * 2003-05-27 2013-03-19 Altera Corporation Register retiming technique
CN103258066A (zh) * 2012-02-17 2013-08-21 京微雅格（北京）科技有限公司 逻辑簇的布局方法
CN103259523A (zh) * 2012-02-17 2013-08-21 京微雅格（北京）科技有限公司 一种加法链优化的方法和采用该加法链的集成电路
CN103258566A (zh) * 2012-02-17 2013-08-21 京微雅格（北京）科技有限公司 一种采用移位链的集成电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8402408B1 (en) * 2003-05-27 2013-03-19 Altera Corporation Register retiming technique
US8237465B1 (en) * 2004-03-25 2012-08-07 Altera Corporation Omnibus logic element for packing or fracturing
CN103258066A (zh) * 2012-02-17 2013-08-21 京微雅格（北京）科技有限公司 逻辑簇的布局方法
CN103259523A (zh) * 2012-02-17 2013-08-21 京微雅格（北京）科技有限公司 一种加法链优化的方法和采用该加法链的集成电路
CN103258566A (zh) * 2012-02-17 2013-08-21 京微雅格（北京）科技有限公司 一种采用移位链的集成电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《基于ASIC的白光LED驱动电路研究》;宋静怡;《中国优秀硕士学位论文全文数据库 信息科技辑》;20110115(第01期);第135-167页

Also Published As

Publication number Publication date
CN105488237A (zh) 2016-04-13

Similar Documents

Publication Publication Date Title
CN105488237B (zh) 基于fpga的寄存器使能信号优化方法
JP6564375B2 (ja) 高スループットのキーバリューストアの実現のためのメモリ構成
CN106525231B (zh) 一种基于可编程逻辑器件的多光子符合计数器
KR20170012399A (ko) 메모리 시스템에서 데이터 구조들을 세그먼트하기 위한 시스템들 및 방법들
CN104969208B (zh) 可配置的嵌入式存储器系统
CN105680848B (zh) 基于区域时钟的优化fpga芯片布局的方法
JP2004529403A (ja) ユーザによる構成可能なオンチップメモリシステム
AU2011223511A1 (en) System and method for multiple concurrent virtual networks
US7254691B1 (en) Queuing and aligning data
TWI470437B (zh) 擷取串列輸入資料的裝置及方法
CN105930609B (zh) 一种用于相干解调的fpga时序优化方法
CN102707788A (zh) 用于保持其功耗低于指定功率限制的内容搜索系统及方法
US9189199B2 (en) Folded FIFO memory generator
CN106502580A (zh) 一种深存储器以及测量仪器
EP2777155B1 (en) Embedded memory and dedicated processor structure within an integrated circuit
CN103794244B (zh) 一种基于spi接口的相变存储器读出电路及方法
CN106528920A (zh) 一种级联查找表的工艺映射方法
CN106066833A (zh) 存取多端口存储器模块的方法及相关的存储器控制器
CN104678815B (zh) Fpga芯片的接口结构及配置方法
CN106233391A (zh) 用于生成与磁性隧道结联用的参考的方法和装置
CN106133838B (zh) 一种可扩展可配置的fpga存储结构和fpga器件
US7797666B1 (en) Systems and methods for mapping arbitrary logic functions into synchronous embedded memories
CN110007897A (zh) 基于阻变存储器的逻辑门、逻辑电路及计算方法
CN110096456A (zh) 一种高速率大容量缓存方法与装置
CN103794245B (zh) 一种spi接口输出电路、相变存储器的读控制电路及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant