CN103258566A - 一种采用移位链的集成电路 - Google Patents

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Abstract

本发明涉及一种采用移位链的集成电路。该移位链包括具有第一逻辑单元和第二逻辑单元；其中，第一逻辑单元包括第一移位链结构和第一寄存器，第一移位链结构具有和第一寄存器的输出端耦合的输入端与和第一寄存器的输入端耦合的输出端；第二逻辑单元包括第二移位链结构和第二寄存器，第二移位链结构具有和第二寄存器的输出端耦合的输入端与和第二寄存器的输入端耦合的输出端；其中，第一逻辑单元和第二逻辑单元中的一个逻辑单元的移位链结构包括配置位，该配置位允许第一逻辑单元和第二逻辑单元中的另一个逻辑单元的寄存器输出信号传递到所述第一逻辑单元和第二逻辑单元中的一个中的寄存器输入端。本发明实施例通过配置位实现了双向移位链，配合查找表前的多路器实现了寄存器输入的快速反馈。

Description

一种采用移位链的集成电路
技术领域
本发明涉及微电子领域，特别是一种移位链设计。
技术背景
移位链在FPGA设计中经常遇到，传统的移位链仅仅是用来使寄存器移位，功能单一，复用率低。
发明内容
有鉴于此，为解决上述问题，本发明提供了一种移位链，可以实现双向移位链和寄存器输出的快速反馈功能。
为了达到上述目的，本发明提供一种采用移位链的集成电路。该移位链包括具有第一逻辑单元和第二逻辑单元；其中，第一逻辑单元包括第一移位链结构和第一寄存器，第一移位链结构具有和第一寄存器的输出端耦合的输入端与和第一寄存器的输入端耦合的输出端；第二逻辑单元包括第二移位链结构和第二寄存器，第二移位链结构具有和第二寄存器的输出端耦合的输入端与和第二寄存器的输入端耦合的输出端；其中，第一逻辑单元和第二逻辑单元中的一个逻辑单元的移位链结构包括配置位，该配置位允许第一逻辑单元和第二逻辑单元中的另一个逻辑单元的寄存器输出信号传递到所述第一逻辑单元和第二逻辑单元中的一个中的寄存器输入端。
优选地，所述配置位是第一配置位，第一逻辑单元和第二逻辑单元中的一个是指第二逻辑单元，第一逻辑单元和第二逻辑单元中的另一个是指第一逻辑单元；其中，第一逻辑单元的第一寄存器的输出信号经第一移位链结构传递给第二逻辑单元的第二移位链结构，并且在第二逻辑单元中的第二移位链结构的第一配置位的控制下，通过第二移位链结构的输出端输出给第二寄存器的输入端。
优选地，所述配置位是第二配置位，第一逻辑单元和第二逻辑单元中的一个是指第一逻辑单元，第一逻辑单元和第二逻辑单元中的另一个是指第二逻辑单元；其中，第二逻辑单元的第二寄存器的输出信号经第二移位链结构传递给第一逻辑单元的第一移位链结构，并且在第一逻辑单元中的第一移位链结构的第二配置位的控制下，通过第一移位链结构的输出端输出给第一寄存器的输入端。
优选地，第一和/或第二移位链结构包括位于其输入端和输出端之间的第三配置位。
优选地，第一和/或第二移位链结构的输出端耦合到属于同一个逻辑单元的查找表的输入端。
本发明提供的实施例通过配置位实现了双向移位链，配合查找表前的多路器实现了寄存器输入的快速反馈。
附图说明
图1是本发明一个具体实施例中移位链的结构示意图。
具体实施方式
本发明具体实施例提供了一种移位链，具体参看图1所示。图1中左侧为一个基本逻辑单元中的移位链结构示意图，右侧为单一移位链的内部结构。在图中，基本逻辑单元具有例如4个逻辑片，LP0-LP3。每个逻辑片包括例如3个查找表LUT，LUT(4)0，LUT(4C)40和LUT(4)41。括号内的数字4表明该LUT具有4输入，当然，其它输入数量的LUT也在本发明的保护范围内。括号内的C表明该LUT具有进位链，当然LUT(4C)也可以被不带进位链的常规LUT所取代。
每个逻辑片还包括例如2个寄存器单元，每个寄存器单元包括有移位链结构。4个逻辑片中的所述移位链结构构成2组移位链。如图所示，寄存器单元0，1，2，3为一组；寄存器单元4，5，6，7为一组。一个LE可以实现两组4位的移位寄存器功能。
下文以由寄存器单元4，5，6，7中的移位链结构构成的移位链为例介绍本发明具体实施例中移位链的结构和工作方式。当然，这样的描述同样也适用于由寄存器单元0，1，2，3中的移位链结构构成的移位链。
在第一逻辑片LP0中包括移位链结构4，在第二逻辑片LP1中包括移位链结构5。
在逻辑片LP0的移位链结构4中，寄存器的输出信号通过移位链结构4的输入端输入，经过反相器102反相。反相器102反相后的信号经向上移位线上行，同时经向下移位线下行。
移位链结构4具有第一配置位(上，即Up)。第一配置位开启时，将来自下方逻辑片LP的移位链结构的信号通过开启后的第一配置位经反相器104传递给移位链结构4的输出端。
移位链结构4包括第二配置位(下，即Down)，所述第一配置位和第二配置位只能同时开启一个。当移位链结构4的第二配置位开启时，将来自上方逻辑片LP1的移位链结构5的信号通过开启后的第二配置位经反相器104传递给移位链结构4的输出端。
移位链结构4进一步包括第三配置位(Thru)，所述第一配置位、第二配置位和第三配置位只能同时开启一个。当第三配置位开启时，将反相器102反相后的信号经反相器104传递到移位链结构4的输出端；寄存器1的数据通过移位链1直接传递到移位链1的输出端。需要指出，反相器也可以用其它能够起缓冲作用的单元代替，比如缓存器。
上述对移位链结构4的描述同样适用于移位链结构5。
在工作中，当第二逻辑片LP1的第一配置位开启时，逻辑片LP0的移位链结构4的输入信号经移位链结构4的反相器102反相，然后向上传递给第二逻辑片LP1的第一配置位，然后由移位链结构5的反相器104反相，最后经移位链结构5的输出端输出。
当第一逻辑片LP0的第二配置位开启时，逻辑片LP1的移位链结构5的输入信号经移位链结构5的反相器102反相，然后向下传递给第一逻辑片LP0的第二配置位，然后由移位链结构4的反相器104反相，最后经移位链结构4的输出端输出。
当第一逻辑片LP0的第三配置位开启时，第一逻辑片LP0的移位链结构4的输入信号经移位链结构4的反相器102反相，然后通过移位链结构4的第三配置位，再经过移位链结构4的反相器104反相，最后通过移位链结构4的输出端输出。
移位链结构4的输出端所输出的信号可以通过多路复用器输入寄存器4，也可以输入该逻辑片中的任何一个查找表LUT(4)0，LUT(4C)40和LUT(4)41中。
根据本发明实施例，上述结构的特点是通过3个配置位即可实现双向的移位链以及寄存器输出的快速反馈功能。如图当标记为Up的配置位打开时，可以实现向上的移位链；当标记为Down的配置位打开时，可以实现向下的移位链；当标记为Thru的配置位打开时，配合LUT4输入前的多路复用器，可以实现寄存器输出的快速反馈。
上述结构的另外一个特点是：寄存器的移位链除了可以用于实现移位寄存器的功能外，还可以作为绕线的快速路径，如图：LP0的reg0的输出qx[0]可以通过向上的移位链快速连接到LP1的LUT0的输入上。LP0的reg1的输出qx[4]可以通过向上的移位链快速连接到LP1的LUT40和LUT41的输入上。同样，LP1的reg0输出qx[1]通过向下的移位链可以快速连接到LP0的LUT0输入，LP1的reg1输出qx[5]通过向下的移位链可以快速连接到LP0的LUT40和LUT41的输入。
对于寄存器输出的快速反馈，需要将移位链结构的thru配置位打开，同时配合LUT4前的多路复用器来实现。如图在一个LP中，reg0的输出可以快速反馈到lut0输入，reg1的输出可以快速反馈到lut40和lut41的输入。这种寄存器输出的快速反馈通道对于计数器、状态机的实现都很有帮助。
需要指出，在本说明书中，逻辑片仅是逻辑单元的一种细分。本发明并不仅仅限于具有逻辑片的集成电路，还应当涵盖体现本发明思路的具有各种逻辑单元的集成电路。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种采用移位链的集成电路，其包括具有第一逻辑单元和第二逻辑单元；
其中，第一逻辑单元包括第一移位链结构和第一寄存器，第一移位链结构具有和第一寄存器的输出端耦合的输入端与和第一寄存器的输入端耦合的输出端；
第二逻辑单元包括第二移位链结构和第二寄存器，第二移位链结构具有和第二寄存器的输出端耦合的输入端与和第二寄存器的输入端耦合的输出端；
其中，第一逻辑单元和第二逻辑单元中的一个逻辑单元的移位链结构包括配置位，该配置位允许第一逻辑单元和第二逻辑单元中的另一个逻辑单元的寄存器输出信号传递到所述第一逻辑单元和第二逻辑单元中的一个中的寄存器输入端。
2.根据权利要求1所述的集成电路，其特征在于，所述配置位是第一配置位，第一逻辑单元和第二逻辑单元中的一个逻辑单元是指第二逻辑单元，第一逻辑单元和第二逻辑单元中的另一个逻辑单元是指第一逻辑单元；其中，第一逻辑单元的第一寄存器的输出信号经第一移位链结构传递给第二逻辑单元的第二移位链结构，并且在第二逻辑单元中的第二移位链结构的第一配置位的控制下，通过第二移位链结构的输出端输出给第二寄存器的输入端。
3.根据权利要求1所述的集成电路，其特征在于，所述配置位是第二配置位，第一逻辑单元和第二逻辑单元中的一个逻辑单元是指第一逻辑单元，第一逻辑单元和第二逻辑单元中的另一个逻辑单元是指第二逻辑单元；其中，第二逻辑单元的第二寄存器的输出信号经第二移位链结构传递给第一逻辑单元的第一移位链结构，并且在第一逻辑单元中的第一移位链结构的第二配置位的控制下，通过第一移位链结构的输出端输出给第一寄存器的输入端。
4.根据权利要求1-3之一所述的集成电路，其特征在于，第一和/或第二移位链结构包括位于其输入端和输出端之间的第三配置位。
5.根据权利要求1-3之一所述的集成电路，其特征在于，第一和/或第二移位链结构的输出端耦合有反相器。
6.根据权利要求1-3之一所述的集成电路，其特征在于，第一和/或第二移位链结构的输入端耦合有反相器。
7.根据权利要求1-3之一所述的集成电路，其特征在于，第一和/或第二移位链结构的输出端耦合到属于同一个逻辑单元的查找表的输入端。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104424367A (zh) * 2013-08-22 2015-03-18 京微雅格（北京）科技有限公司 一种优化寄存器控制信号的工艺映射方法及集成电路
CN104572010A (zh) * 2013-10-11 2015-04-29 京微雅格（北京）科技有限公司 基于fpga芯片的乘法器
CN105488237A (zh) * 2014-09-19 2016-04-13 京微雅格（北京）科技有限公司 基于fpga的寄存器使能信号优化方法
CN105512351A (zh) * 2014-09-23 2016-04-20 京微雅格（北京）科技有限公司 一种快速输入/输出Fast I/O的工艺映射方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295970A (zh) * 2007-04-29 2008-10-29 瑞鼎科技股份有限公司 触发器与移位寄存器
US20090041177A1 (en) * 2007-08-07 2009-02-12 Au Optronics Corp. Shift register arrays
CN101989463A (zh) * 2009-08-07 2011-03-23 胜华科技股份有限公司 双向移位寄存器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295970A (zh) * 2007-04-29 2008-10-29 瑞鼎科技股份有限公司 触发器与移位寄存器
US20090041177A1 (en) * 2007-08-07 2009-02-12 Au Optronics Corp. Shift register arrays
CN101989463A (zh) * 2009-08-07 2011-03-23 胜华科技股份有限公司 双向移位寄存器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104424367A (zh) * 2013-08-22 2015-03-18 京微雅格（北京）科技有限公司 一种优化寄存器控制信号的工艺映射方法及集成电路
CN104424367B (zh) * 2013-08-22 2019-03-08 京微雅格（北京）科技有限公司 一种优化寄存器控制信号的工艺映射方法及集成电路
CN104572010A (zh) * 2013-10-11 2015-04-29 京微雅格（北京）科技有限公司 基于fpga芯片的乘法器
CN104572010B (zh) * 2013-10-11 2017-08-25 京微雅格（北京）科技有限公司 基于fpga芯片的乘法器
CN105488237A (zh) * 2014-09-19 2016-04-13 京微雅格（北京）科技有限公司 基于fpga的寄存器使能信号优化方法
CN105488237B (zh) * 2014-09-19 2019-03-08 京微雅格（北京）科技有限公司 基于fpga的寄存器使能信号优化方法
CN105512351A (zh) * 2014-09-23 2016-04-20 京微雅格（北京）科技有限公司 一种快速输入/输出Fast I/O的工艺映射方法
CN105512351B (zh) * 2014-09-23 2019-03-15 京微雅格（北京）科技有限公司 一种快速输入/输出Fast I/O的工艺映射方法

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