CN101295970A - 触发器与移位寄存器 - Google Patents

Abstract

一种触发器(flip－flop)，用于一数据驱动器的一移位寄存器，用以接收一第一时钟信号、一输入信号与输出一输出信号。输出信号还反馈输入至触发器。触发器包括一核心电路(flop core)，用以接收输入信号，并输出输出信号。当输入信号与输出信号均为非激活时，核心电路不工作；而当输入信号与输出信号其中之一为激活时，核心电路工作，以输出输出信号。

Description

触发器与移位寄存器

技术领域

本发明是有关于一种触发器，且特别是有关于一种用于数据驱动器的移位寄存器的触发器。

背景技术

图1示出现有技术的数据驱动器的移位寄存器的部分结构图。图1的移位寄存器包括数个传统触发器。请参考图1，触发器110接收一初始数据信号DT，依据输入时钟信号(或称“时脉信号”)CK1于一时钟周期内激活一数据信号Q1。触发器120接收激活的数据信号Q1后，于下一时钟周期激活数据信号Q2下一级触发器130。如此类推，移位寄存器于每个时钟周期均输出一激活的数据信号至之后的电路，如线闩锁器(line latch)，以将正确的像素数据闩锁住。

由上述可知，每次时钟周期仅有两相邻触发器需要工作，其中一用以输出激活的数据信号，其中另一用以接收此数据信号。例如，在一时钟周期内，仅触发器110输出激活的数据信号至触发器120。因此，仅触发器110与120需要工作，而其它触发器不需工作。然而，无论触发器接收或输出激活的数据信号与否，传统触发器均会工作，因此消耗许多不必要的能量。

发明内容

本发明有关于一种触发器，用于一数据驱动器的一移位寄存器。此触发器依据输入信号与反馈而来的输出信号激活与否，来决定是否使核心电路工作。应用此触发器于移位寄存器中，仅输出和接收激活的数据信号的触发器的核心电路会工作，而其它触发器的核心电路均不会工作。应用此触发器于移位寄存器，可大幅降低移位寄存器的能量消耗。

根据本发明(的第一方面)，提出一种触发器(flip-flop)，用于一数据驱动器的一移位寄存器。触发器用以接收一第一时钟信号、一输入信号与输出一输出信号。输出信号并反馈输入至触发器。触发器包括一核心电路(flop core)，用以接收输入信号，并输出输出信号。当输入信号与输出信号均为非激活时，核心电路不工作；而当输入信号与输出信号其中之一为激活时，核心电路工作，以输出输出信号。

本发明(的第二方面)，提出一种移位寄存器。移位寄存器包括N个触发器。每个触发器用以接收一第一时钟信号、一输入信号与输出一输出信号。输出信号并反馈输入至该触发器。每个触发器包括一核心电路(flop core)，用以接收输入信号，并输出输出信号。当输入信号与输出信号均为非激活时，核心电路不工作；而当输入信号与输出信号其中之一为激活时，核心电路工作，以输出输出信号。其中，N个触发器的第i个触发器的输出信号传送至N个触发器的第i+1个触发器，作为i+1个触发器的输入信号。其中，N为一正整数，i为一小于N的正整数。

各触发器还包括表头电路(flop header)，用以接收第一时钟信号、输入信号与反馈的输出信号，依据输出信号与输入信号，输出第二时钟信号，当该输入信号与该输出信号均为非激活时，该第二时钟信号为第一状态，当该输入信号与该输出信号其中之一为激活时，该第二时钟信号为第二状态；其中，核心电路接收该第二时钟信号与该输入信号，输出该输出信号，当该第二时钟信号为该第一状态时，该核心电路不工作，当该第二时钟信号为该第二状态时，该核心电路工作，输出该输出信号。

对于每个该触发器，当该输入信号与该输出信号均为非激活时，无论该第一时钟信号为高位准或低位准，该第二时钟信号均维持在同一位准，由此使得该核心电路不工作。

每个触发器的表头电路包括：第一与非门(NAND)，接收该输入信号与该输出信号，输出一判别信号；第二与非门，接收该第一时钟信号与该判别信号，输出该第二时钟信号。每个触发器的表头电路还包括：第一反相器，接收该第二时钟信号，输出与该第二时钟信号反相的第三时钟信号。

移位寄存器为双向移位寄存器，每个触发器还包括多任务器，用以依据一控制信号，选择第一数据信号与第二数据信号其中之一为输入信号，该第一数据信号与第二数据信号为每个触发器的相邻触发器的输出信号。

每个触发器的核心电路还包括延迟线，用以增加该核心电路的保持时间范围。每个触发器的表头电路还用以接收一重置信号，以重置该触发器。

为让本发明的上述内容更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1示出现有技术数据驱动器的移位寄存器的部分的结构图。

图2示出依照本发明实施例的触发器的方块图。

图3示出本发明实施例的移位寄存器的部分的结构图。

图4示出双向(bi-directional)移位寄存器的部分的结构图。

图5示出本发明另一实施例的触发器的电路图。

主要组件符号说明

110、120、130、310、320、330、410、420、430：触发器

210、510：表头电路

220、520：核心电路

521：延迟线

530：多任务器

具体实施方式

请参照图2，其示出依照本发明实施例的触发器(flip-flop)200的方块图。本发明实施例的触发器200用于一液晶显示器的数据驱动器。触发器200接收一时钟信号CK1、一输入信号IP并输出一输出信号OP。输出信号OP还反馈输入至触发器200。触发器200包括一核心电路(flop core)220，用以接收输入信号IP，并输出输出信号OP。当输入信号IP与输出信号OP均为非激活时，核心电路220不工作。而当输入信号IP与输出信号OP其中之一为激活时，核心电路220工作，以输出输出信号OP。

触发器200还包括一表头电路(flop header)210。表头电路210接收输入时钟信号CK1、输入信号IP、与反馈而来的输出信号OP。表头电路210依据输出信号OP与输入信号IP，输出一内部时钟信号CK2。核心电路220接收内部时钟信号CK2与输入信号IP，输出输出信号OP。输出信号OP还反馈至表头电路210。

当触发器200的输入信号IP与输出信号OP均为非激活时，表示此时触发器200并没有进行状态转换，触发器200并不需工作。此时，表头电路210接收非激活的输入信号IP与反馈的输出信号OP，由此未激活内部时钟信号CK2。此时，无论输入时钟信号CK1为高位准或低位准，内部时钟信号CK2均维持在同一位准。如此一来，使得核心电路220不工作，从而节省能量。

当触发器200接收激活的输入信号IP或输出激活的输出信号OP时，触发器200才需要工作。此时，表头电路210输出对应输入时钟信号CK1的内部时钟信号CK2。如此一来，核心电路220即依据内部时钟信号CK2与输入信号IP，得到输出信号OP。

其中，在移位寄存器中，触发器200的输入信号IP可以是前一个触发器所输出的输出信号。触发器200的输出信号OP可以是后一个触发器接收的输入信号。

图3示出本发明实施例的移位寄存器的部分的结构图。其中，图3的移位寄存器300的所有触发器的架构(或结构)均与触发器200的架构相同。移位寄存器300的所有触发器均接收输入时钟信号CLK。图3仅示出触发器310与320。

触发器310在一第一时钟周期内接收激活的数据信号DT，即触发器310的输入信号为激活的。因此，触发器310的表头电路输出对应输入时钟信号CLK的内部时钟信号至触发器310的核心电路。因此，当触发器310接收到激活的输入信号时，其核心电路将正常工作。

此时，由于触发器320的输入信号与输出信号均为非激活的，因此触发器320的表头电路未激活内部时钟信号。因此，触发器320的核心电路不工作，从而节省能量。

之后，于一第二时钟周期内，触发器310输出激活的数据信号Q1，即触发器310的输出信号为激活的。触发器310的表头电路接收反馈而来的激活的输出信号，输出对应输入时钟信号CLK的内部时钟信号至触发器310的核心电路，使得触发器310的核心电路持续工作。因此当触发器310输出激活的输出信号时，其核心电路将正常工作。

同时，数据信号DT转为非激活，亦即触发器310的输入信号为非激活的。

同时，于第二时钟周期内，触发器320接收激活的数据信号Q2，即触发器320的输入信号为激活的。触发器320的表头电路输出对应输入时钟信号CLK的内部时钟信号至触发器320的核心电路，使得触发器320的核心电路工作。因此，于第二时钟周期内，输出激活的数据信号Q1的触发器310与接收激活的数据信号Q1的触发器320的核心电路均工作。

之后，在一第三时钟周期内，由于数据信号DT已转变为非激活的，因此，触发器310输出的数据信号Q1转变为非激活的，即触发器310的输出信号为非激活的。如此一来，触发器310的输出信号与反馈而来的输出信号均为非激活。触发器310的表头电路未激活内部时钟信号，使得触发器310的核心电路停止工作。

而同时，于第三时钟周期，触发器320输出激活的数据信号Q2至触发器330。此时，触发器320与330的核心电路均工作，其原理如上所述，于此不再赘述。

由上述可知，在移位寄存器中，于每个时钟周期仅有两个连续的触发器输出和接收激活的数据信号。本发明实施例的触发器依据输入信号与反馈而来的输出信号激活与否，来决定是否使核心电路工作。因此，应用本发明实施例的触发器于移位寄存器中，于每个时钟周期中，仅输出和接收激活的数据信号的触发器的核心电路会工作，而其它触发器的核心电路均不会工作。所以，应用本发明实施例的触发器于移位寄存器，可大幅降低移位寄存器的能量消耗。

图4示出本发明另一实施例的移位寄存器400的部分的结构图(或架构图)。移位寄存器400为一双向(bi-directional)移位寄存器。双向移位寄存器400包括数个触发器。移位寄存器400的所有触发器均接收一控制信号SHL、输入时钟信号CK1与一重置信号RST。控制信号SHL用以选择数据信号的传送方向。其中，双向移位寄存器400中，位于最左边的触发器，即图4的触发器410，接收数据信号DL；位于最右边的触发器(未示出)接收数据信号DR(未示出)。

兹以触发器410、420与430为例说明移位寄存器400的工作。触发器420依据控制信号SHL，选择左边的触发器410输出的数据信号Q1与右边的触发器430输出的数据信号Q3之一。当依据控制信号SHL选择左边的触发器所输出的数据信号时，触发器420接收触发器410所输出的数据信号Q1，依据数据信号Q1与输入时钟信号CK1，输出数据信号Q2至触发器430。反之，当依据控制信号SHL选择右边的触发器所输出的数据信号时，触发器420接收触发器430所输出的数据信号Q3，依据数据信号Q3与输入时钟信号CK1输出数据信号Q2至触发器410。

图5示出本发明另一实施例的触发器500的电路图。触发器500的架构为移位寄存器400的触发器410至430的架构。触发器500包括表头电路510、核心电路520与多任务器530。

多任务器520接收控制信号SL、两数据信号D1与D2。其中，数据信号D1与D2分别为由触发器500的两相邻触发器传送而来的数据信号。在本发明实施例中，多任务器530根据控制信号SHL决定两数据信号D1与D2之一的反相信号，作为输入信号IP。

与图2的表头电路相同，表头电路520接收输入时钟信号CK1、输入信号IP与由核心电路530反馈而来的输出信号OP，并依据输入信号IP与输出信号OP激活与否，输出内部时钟电路至核心电路530。核心电路530接收内部时钟信号CK2与输入信号IP，输出输出信号OP。输出信号OP还反馈至表头电路510。

与图2的触发器相同，当触发器500的输入信号IP与输出信号OP均为非激活时，表头电路510未激活内部时钟信号CK2，使得核心电路520不工作，从而节省能量。当触发器500接收激活的输入信号IP或输出激活的输出信号OP时，表头电路510输出对应输入时钟信号CK1的内部时钟信号CK2，使得核心电路520得以依据内部时钟信号CK2与输入信号IP，输出输出信号OP。

在本发明实施例中，表头电路510包括两与非门(NAND闸)511与512。与非门511接收输入信号与由核心电路520反馈而来的输出信号OP，据以输出一判别信号DS至与非门512。与非门512接收判别信号DS与输入时钟信号CK1，据以输出内部时钟信号CK2。

在本发明实施例中，当输入信号IP与输出信号OP为非激活时，输入信号IP与输出信号OP为逻辑位准1，反之，则为逻辑位准O。当输入信号IP与输出信号OP均为非激活时，与非门511输出判别信号为逻辑位准0。此时，无论输入时钟信号CK1为高位准(逻辑位准1)或低位准(逻辑位准0)，内部时钟信号CK2均维持在同一位准，由此使得核心电路520不工作。

当输入信号IP与输出信号OP其中之一为激活时，与非门511输出判别信号为逻辑位准1。此时，内部时钟信号CK2随着输入时钟信号CK1改变位准，使得核心电路520工作。

此外，表头电路510还包括反相器513。反相器513接收内部时钟信号CK2，输出与内部时钟信号CK2反相的另一内部时钟信号CK3至核心电路520。

此外，表头电路510还用以接收一重置信号RST，以重置反相器500。表头电路510还包括一反相器514，接收此重置信号RST。

另外，核心电路520还包括一延迟线521，用以增加核心电路520的保持时间范围(hold time margin)。

本发明实施例的表头电路，并不限于上述逻辑闸组合。任何表头电路，依据触发器的输入信号与由核心电路反馈而来的输出信号，以内部时钟信号来控制核心电路工作与否，由此达到省电效果，均在本发明范围内。

本发明实施例所揭露的触发器，通过表头电路判断触发器的输入信号与由核心电路反馈而来的输出信号激活与否，决定核心电路是否工作。当触发器的输入信号与输出信号均为非激活时，表头电路未激活内部时钟信号，使得核心电路不工作。当触发器接收激活的输入信号或输出激活的输出信号时，表头电路输出对应输入时钟信号的内部时钟信号，使得核心电路得以依据内部时钟信号与输入信号，输出输出信号。

因此，应用上述触发器的本发明实施例的移位寄存器，于每个时钟周期中，仅输出和接收激活的数据信号的触发器的核心电路会工作，而其它触发器的核心电路均不会工作。比较之下，应用传统触发器的传统移位寄存器中，无论触发器接收或输出的数据信号激活与否，其核心电路均会工作，而消耗不必要的能量。因此，本发明实施例的移位寄存器，可大幅降低能量消耗。

综上所述，虽然本发明已以一优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定的范围为准。

Claims (10)

1.一种触发器，用于一数据驱动器的一移位寄存器，所述触发器用以接收一第一时钟信号、一输入信号与输出一输出信号，所述输出信号还反馈输入至所述触发器，包括：

核心电路，用以接收所述输入信号，并输出所述输出信号，当所述输入信号与所述输出信号均为非激活时，所述核心电路不工作，而当所述输入信号与所述输出信号其中之一为激活时，所述核心电路工作，以输出所述输出信号。

2.根据权利要求1所述的触发器，所述触发器还包括：

表头电路，用以接收所述第一时钟信号、所述输入信号与所述反馈的输出信号，依据所述输出信号与所述输入信号，输出一第二时钟信号，当所述输入信号与所述输出信号均为非激活时，所述第二时钟信号为第一状态，当所述输入信号与所述输出信号其中之一为激活时，所述第二时钟信号为第二状态；

其中，所述核心电路接收所述第二时钟信号与所述输入信号，输出所述输出信号，当所述第二时钟信号为所述第一状态时，所述核心电路不工作，当所述第二时钟信号为所述第二状态时，所述核心电路工作，输出所述输出信号，所述输出信号反馈输入至所述表头电路。

3.根据权利要求2所述的触发器，其中当所述输入信号与所述输出信号均为非激活时，无论所述第一时钟信号为高位准或低位准，所述第二时钟信号均维持在同一位准，由此使得所述核心电路不工作。

4.根据权利要求2所述的触发器，其中所述表头电路包括：

第一与非门(NAND)，接收所述输入信号与所述输出信号，输出一判别信号；

第二与非门，接收所述第一时钟信号与所述判别信号，输出所述第二时钟信号。

5.根据权利要求2所述的触发器，其中所述表头电路还包括：

第一反相器，接收所述第二时钟信号，输出与所述第二时钟信号反相的第三时钟信号。

6.根据权利要求1所述的触发器，所述触发器用于一双向(bi-directional)移位寄存器，所述触发器还包括多任务器，用以依据一控制信号，选择一第一数据信号与一第二数据信号其中之一为所述输入信号，所述第一数据信号与所述第二数据信号为所述触发器的相邻触发器的输出信号。

7.根据权利要求1所述的触发器，其中所述核心电路还包括延迟线，用以增加所述核心电路的保持时间范围。

8.根据权利要求2所述的触发器，其中所述表头电路还用以接收一重置信号，以重置所述触发器。

9.一种移位寄存器，包括：

N个触发器，用以接收第一时钟信号、及各自对应的输入信号与输出各自对应的输出信号，各输出信号还反馈输入至各触发器，各触发器包括：

核心电路(flop core)，用以接收所述输入信号，并输出所述输出信号，当所述输入信号与所述输出信号均为非激活时，所述核心电路不工作，而当所述输入信号与所述输出信号其中之一为激活时，所述核心电路工作，以输出所述输出信号；

其中，所述N个触发器的第i个触发器的所述输出信号传送至所述N个触发器的第i+1个触发器，作为所述i+1个触发器的输入信号；

其中，N为一正整数，i为一小于N的正整数。

10.根据权利要求9所述的移位寄存器，其中，各触发器还包括表头电路(flop header)，用以接收所述第一时钟信号、所述输入信号与所述反馈的输出信号，依据所述输出信号与所述输入信号，输出第二时钟信号，当所述输入信号与所述输出信号均为非激活时，所述第二时钟信号为第一状态，当所述输入信号与所述输出信号其中之一为激活时，所述第二时钟信号为第二状态；

其中，所述核心电路接收所述第二时钟信号与所述输入信号，输出所述输出信号，当所述第二时钟信号为所述第一状态时，所述核心电路不工作，当所述第二时钟信号为所述第二状态时，所述核心电路工作，输出所述输出信号。

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