CN104079309B - 一种k波段车载接收机的通信装置及通信方法 - Google Patents

Abstract

一种K波段车载接收机的通信装置及通信方法，包括采用CPLD作为从设备实现与主机的SPI通信，以及CPLD作为主设备同K波段接收机进行的SPI通信。所述主机SPI端口包括时钟信号、数据输入、片选、移位寄存器、数据锁存。片选信号作为数据发送状态，时钟信号作为数据发送脉冲，数据锁存信号作为发送结束状态。当CPLD作为主机时，将接收的数据根据通信协议，拆分、解析、重新组合后，发送给K波段接收机从而实现数据传输。这样的结构结合其通信方法避免了现有技术中现在还没有一种系统化并且可靠性好的K波段车载接收机的通信装置的缺陷。

Description

一种K波段车载接收机的通信装置及通信方法

技术领域

本发明属于车载微波有源产品的通信技术领域，具体涉及一种K波段车载接收机的通信装置及通信方法，主要涉及多数据脉冲传输系统及其方法。

背景技术

目前在接收机中，采用各种通信方式以完成上层与底层控制器以及控制芯片之间的数据传输，并实现相应的控制功能；各种通信功能的设计与实现已成为接收机设计的重要组成部分，但是现在还没有一种系统化并且可靠性好的K波段车载接收机的通信装置。

发明内容

本发明的目的提供一种K波段车载接收机的通信装置及通信方法，包括采用CPLD作为从设备实现与主机的SPI通信，以及CPLD作为主设备同K波段接收机进行的SPI通信。所述主机SPI端口包括时钟信号、数据输入、片选、移位寄存器、数据锁存。片选信号作为数据发送状态，时钟信号作为数据发送脉冲，数据锁存信号作为发送结束状态。当CPLD作为主机时，将接收的数据根据通信协议，拆分、解析、重新组合后，发送给K波段接收机从而实现数据传输。这样的结构结合其通信方法避免了现有技术中现在还没有一种系统化并且可靠性好的K波段车载接收机的通信装置的缺陷。

为了克服现有技术中的不足，本发明提供了一种K波段车载接收机的通信装置及通信方法的解决方案，具体如下：

一种K波段车载接收机的通信装置，包括带有SPI通信端口1的主机2，所述的主机2能够作为主设备同作为从设备的CPLD5进行SPI通信，所述的SPI通信端口1包括SPI串行移位寄存器3、锁存器4、串行时钟信号端SCLK、主机输出/从机输入端MOSI、主机输入/从机输出端MISO、芯片选通信号端CS和用于SPI通信端口的使能端EN，所述的串行时钟信号端SCLK、主机输出/从机输入端MOSI、主机输入/从机输出端MISO、芯片选通信号端CS和用于SPI通信端口的使能端EN分别同CPLD5的用于CPLD的时钟信号端CCLK、数据输入端DATAIN、数据输出端DATAOUT、芯片选择信号端SEL和用于CPLD的锁存端LOAD通过第一电平转化装置相连接，所述的CPLD5内设置有用于CPLD的串行移位寄存器6，所述的CPLD5还包括有8路SPI串行接口，所述的8路SPI串行接口分别为第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8，所述的第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8通过第二电平转换装置分别同接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14相连接。

所述的串行时钟信号端SCLK、主机输出/从机输入端MOSI、芯片选通信号端CS和用于SPI通信端口的使能端EN的管脚电平均为5V，所述的用于CPLD的时钟信号端CCLK、数据输入端DATAIN、芯片选择信号端SEL和用于CPLD的锁存端LOAD的管脚电平均为3.3V,这样所述的第一电平转化装置采用第一74LVC8T245RHLR芯片V1，所述的主机输出/从机输入端MOSI、芯片选通信号端CS、行时钟信号端SCLK和用于SPI通信端口的使能端EN各自通过一个33欧姆电阻进行隔离后再分别同第一74LVC8T245RHLR芯片V1的标示为B1的引脚、第一74LVC8T245RHLR芯片V1的标示为B2的引脚、第一74LVC8T245RHLR芯片V1的标示为B3的引脚和第一74LVC8T245RHLR芯片V1的标示为B4的引脚相连接，而所述的数据输入端DATAIN、芯片选择信号端SEL、用于CPLD的时钟信号端CCLK和用于CPLD的锁存端LOAD分别同第一74LVC8T245RHLR芯片V1的标示为A1的引脚、第一74LVC8T245RHLR芯片V1的标示为A2的引脚、第一74LVC8T245RHLR芯片V1的标示为A3的引脚和第一74LVC8T245RHLR芯片V1的标示为A4的引脚相连接，所述的第一74LVC8T245RHLR芯片V1的标示为G的引脚、第一74LVC8T245RHLR芯片V1的标示为GND的引脚、第一74LVC8T245RHLR芯片V1的标示为GND1的引脚、第一74LVC8T245RHLR芯片V1的标示为GND2的引脚、第一74LVC8T245RHLR芯片V1的标示为B5的引脚、第一74LVC8T245RHLR芯片V1的标示为B6的引脚、第一74LVC8T245RHLR芯片V1的标示为B7的引脚、第一74LVC8T245RHLR芯片V1的标示为OE的引脚和第一74LVC8T245RHLR芯片V1的标示为B8的引脚接地，第一电容C1的一极同TTL电平为5V的信号VCC5、第一74LVC8T245RHLR芯片V1的标示为VB1的引脚以及第一74LVC8T245RHLR芯片V1的标示为VCCB的引脚相连接，第一电容C1的另一极接地，第二电容C2的一极同TTL电平为3.3V的信号VCC3.3、第一74LVC8T245RHLR芯片V1的标示为VCCA的引脚以及第一74LVC8T245RHLR芯片V1的标示为DIR的引脚相连接，第二电容C2的另一极接地。

所述的CPLD5的第一SPI串行接口CPLD_A1的输出信号引脚电平、第二SPI串行接口CPLD_A2的输出信号引脚电平、第三SPI串行接口CPLD_A3的输出信号引脚电平、第四SPI串行接口CPLD_A4的输出信号引脚电平、第五SPI串行接口CPLD_A5的输出信号引脚电平、第六SPI串行接口CPLD_A6的输出信号引脚电平、第七SPI串行接口CPLD_A7的输出信号引脚电平以及第八SPI串行接口CPLD_A8的输出信号引脚电平均为+3.3V，接收机的第一移相器7的引脚电平、接收机的第二移相器8的引脚电平、接收机的第三移相器9的引脚电平、接收机的第四移相器10的引脚电平、接收机的第五移相器11的引脚电平、接收机的第六移相器12的引脚电平、接收机的第七移相器13的引脚电平和接收机的第八移相器14的引脚电平均为+5V，所述的第二电平转换装置采用第二74LVC8T245RHLR芯片V2，所述的第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8分别同第二74LVC8T245RHLR芯片V2的标示为B1的引脚、第二74LVC8T245RHLR芯片V2的标示为B2的引脚、第二74LVC8T245RHLR芯片V2的标示为B3的引脚、第二74LVC8T245RHLR芯片V2的标示为B4的引脚、第二74LVC8T245RHLR芯片V2的标示为B5的引脚、第二74LVC8T245RHLR芯片V2的标示为B6的引脚、第二74LVC8T245RHLR芯片V2的标示为B7的引脚和第二74LVC8T245RHLR芯片V2的标示为B8的引脚相连接，所述的接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14分别同第二74LVC8T245RHLR芯片V2的标示为A1的引脚、第二74LVC8T245RHLR芯片V2的标示为A2的引脚、第二74LVC8T245RHLR芯片V2的标示为A3的引脚、第二74LVC8T245RHLR芯片V2的标示为A4的引脚、第二74LVC8T245RHLR芯片V2的标示为A5的引脚、第二74LVC8T245RHLR芯片V2的标示为A6的引脚、第二74LVC8T245RHLR芯片V2的标示为A7的引脚和第二74LVC8T245RHLR芯片V2的标示为A8的引脚相连接，所述的第一74LVC8T245RHLR芯片V1的标示为G的引脚、第二74LVC8T245RHLR芯片V2的标示为GND的引脚、第二74LVC8T245RHLR芯片V2的标示为GND1的引脚、第一74LVC8T245RHLR芯片V2的标示为GND2的引脚和第二74LVC8T245RHLR芯片V2的标示为OE的引脚接地，第三电容C3的一极同TTL电平为3.3V的信号VCC3.3、第二74LVC8T245RHLR芯片V2的标示为VB1的引脚以及第二74LVC8T245RHLR芯片V2的标示为VCCB的引脚相连接，第三电容C3的另一极接地，第四电容C4的一极同TTL电平为5V的信号VCC5、第二74LVC8T245RHLR芯片V2的标示为VCCA的引脚以及第二74LVC8T245RHLR芯片V2的标示为DIR的引脚相连接，第四电容C4的另一极接地。

所述的接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14的时钟频率均为5Mhz，CPLD5使用的晶振频率为50Mhz，CPLD5对其时钟信号CLKIN进行10分频后用来作为接收机的第一移相器7的时钟信号CLKOUT1、接收机的第二移相器8的时钟信号CLKOUT2、接收机的第三移相器9的时钟信号CLKOUT3、接收机的第四移相器10的时钟信号CLKOUT4、接收机的第五移相器11的时钟信号CLKOUT5、接收机的第六移相器12的时钟信号CLKOUT6、接收机的第七移相器13的时钟信号CLKOUT7和接收机的第八移相器14的时钟信号CLKOUT8。

所述的K波段车载接收机的通信装置的通信方法，步骤如下：

步骤1：主机2要向CPLD5传输数据时，通过拉低芯片选通信号端CS的信号，以此通知作为从设备的CPLD5主机2要向CPLD5开始传输数据，然后再进行数据传输，需要传输的数据在主机输出/从机输入端MOSI上输出，同时数据在串行时钟信号端SCLK的作用下实现移位，主机2在数据传输结束后，拉高芯片选通信号端CS的信号，芯片选通信号端CS再给出一个脉冲，同时用于CPLD的锁存端LOAD作为锁存引脚给出一个由高到低的再到高的脉冲信号，通知CPLD5数据发送完成，CPLD5就对接收的数据进行解析；

步骤2：CPLD5就对接收的数据进行解析后并根据通信协议拆分为8个通道，将每个通道中的第1位数据signal用来控制各自对应的接收机的+5V的功率放大器的导通或关断，接着发送数据：当8路MOS管导通时，接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14进行工作，这时CPLD5作为主设备，移相器作为从设备，同时进行8路SPI数据发送，CPLD5使用分频后的时钟信号，在时钟的上升沿，将芯片选择信号端SEL的信号拉低，并通知接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14开始发送数据，并且在分频后的每个时钟的下降沿发送一位数据，当12位数据发送完毕后，把芯片选择信号端SEL的信号拉高，随后数据输出端DATAOUT的信号在分频后的时钟的下降沿进行一次由低到高再到低的脉冲跳变，通知接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14数据发送完毕。

所述的步骤1中的时序要求为作为主设备的主机2启动后芯片选通信号端CS为高电平，用于CPLD的锁存端LOAD为高电平，在串行时钟信号端SCLK的信号上升沿时把芯片选通信号端CS的信号拉低作为片选通知，由此作为主设备的主机2开始发送数据，并且每一个串行时钟信号端SCLK时钟的下降沿发送一个数据，数据发送完毕，在随后的一个串行时钟信号端SCLK的信号上升沿将芯片选通信号端CS的信号恢复高电平，并对用于CPLD的锁存端LOAD打一个脉冲，以此通知CPLD5之前的数据已发送完毕。

所述的CPLD5上电后在程序中做了一个复位信号，当确定该信号正常后，主设备即可进入工作状态。

所述的每个通道中的第1位数据signal用来控制各自对应的接收机的+5V的功率放大器的导通或关断的装置为，所述的第1位数据signal能够通过第一电感L1传递到MOS管的栅极，MOS管的栅极还同第二电感L2的一端相连接，所述的第二电感的另一端、TTL电平为5V的信号VCC5以及MOS管的漏极相连接，MOS管的源极和MOS管的漏极之间连接有二极管，另外MOS管的源极同第五电容C5的一极相连接，而第五电容C5的另一极接地，这样MOS管的源极同第五电容C5的一极相连接的部分就能形成输出电压VCC5_OUT。

应用本发明上述方案，通过SPI通信方式具有硬件连接简单、使用方便等优点，应用广泛。采取硬件和软件相结合的措施，可以确保SPI通信中数据流的同步，实现可靠通信。本发明给出了单路SPI转多路SPI端口通信的设计与实现过程。SPI多端口通信方法基于CPLD实现，易移植，易于实现功能扩展，可广泛应用于各种采用SPI通信方式的电子产品。

附图说明

图1为本发明的K波段车载接收机的通信装置的结构示意图。

图2为本发明的第一电平转化装置的原理结构示意图。

图3为本发明的第二电平转化装置的原理结构示意图。

图4为本发明的CPLD5作为主设备发送数据给接收机的移相器芯片时，需要产生时钟信号控制序列图。

图5为本发明的每个通道中的第1位数据signal用来控制各自对应的接收机的+5V的功率放大器的导通或关断的装置的原理结构示意图。

具体实施方式

本发明以K波段车载接收机为应用背景，给出了基于CPLD的单路串行SPI数据输入变为多路SPI数据输出，从而控制多通道的通信技术。SPI端口通信可以构建用于控制的小型高速同步通信网络，这种网络结构简单且成本较低，可广泛用于控制器与控制器或控制器与外围芯片之间的数据传输。本发明在对SPI端口通信时序进行细致分析的基础上，给出了基于CPLD的多SPI端口通信具体实现方法，并进行了调试验证，效果良好。

下面结合附图对发明内容作进一步说明：

参照图1所示，一种K波段车载接收机的通信装置，包括带有SPI通信端口1的主机2，所述的主机2能够作为主设备同作为从设备的CPLD5进行SPI通信，所述的SPI通信端口1包括SPI串行移位寄存器3、锁存器4、串行时钟信号端SCLK、主机输出/从机输入端MOSI、主机输入/从机输出端MISO、芯片选通信号端CS和用于SPI通信端口的使能端EN，所述的串行时钟信号端SCLK、主机输出/从机输入端MOSI、主机输入/从机输出端MISO、芯片选通信号端CS和用于SPI通信端口的使能端EN分别同CPLD5的用于CPLD的时钟信号端CCLK、数据输入端DATAIN、数据输出端DATAOUT、芯片选择信号端SEL和用于CPLD的锁存端LOAD通过第一电平转化装置相连接，所述的CPLD5内设置有用于CPLD的串行移位寄存器6，由此主机就能够通过向SPI串行移位寄存器3写入一个字节来发起一次传输。SPI串行移位寄存器3是通过主机输出/从机输入端MOSI将字节传输给CPLD5，CPLD也将用于CPLD的串行移位寄存器6中的内容通过主机输入/从机输出端MISO应答给主机。这样，两个移位寄存器中的内容就被交换了。写操作和读操作是同步完成的，因此SPI是一个很有效的同步串行通信接口，所述的CPLD5还包括有8路SPI串行接口，所述的8路SPI串行接口分别为第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8，所述的第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8通过第二电平转换装置分别同接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14相连接。如图2所示，所述的串行时钟信号端SCLK、主机输出/从机输入端MOSI、芯片选通信号端CS和用于SPI通信端口的使能端EN的管脚电平均为5V，所述的用于CPLD的时钟信号端CCLK、数据输入端DATAIN、芯片选择信号端SEL和用于CPLD的锁存端LOAD的管脚电平均为3.3V,这样所述的第一电平转化装置采用第一74LVC8T245RHLR芯片V1，所述的主机输出/从机输入端MOSI、芯片选通信号端CS、行时钟信号端SCLK和用于SPI通信端口的使能端EN各自通过一个33欧姆电阻进行隔离后再分别同第一74LVC8T245RHLR芯片V1的标示为B1的引脚、第一74LVC8T245RHLR芯片V1的标示为B2的引脚、第一74LVC8T245RHLR芯片V1的标示为B3的引脚和第一74LVC8T245RHLR芯片V1的标示为B4的引脚相连接，而所述的数据输入端DATAIN、芯片选择信号端SEL、用于CPLD的时钟信号端CCLK和用于CPLD的锁存端LOAD分别同第一74LVC8T245RHLR芯片V1的标示为A1的引脚、第一74LVC8T245RHLR芯片V1的标示为A2的引脚、第一74LVC8T245RHLR芯片V1的标示为A3的引脚和第一74LVC8T245RHLR芯片V1的标示为A4的引脚相连接，所述的第一74LVC8T245RHLR芯片V1的标示为G的引脚、第一74LVC8T245RHLR芯片V1的标示为GND的引脚、第一74LVC8T245RHLR芯片V1的标示为GND1的引脚、第一74LVC8T245RHLR芯片V1的标示为GND2的引脚、第一74LVC8T245RHLR芯片V1的标示为B5的引脚、第一74LVC8T245RHLR芯片V1的标示为B6的引脚、第一74LVC8T245RHLR芯片V1的标示为B7的引脚、第一74LVC8T245RHLR芯片V1的标示为OE的引脚和第一74LVC8T245RHLR芯片V1的标示为B8的引脚接地，第一电容C1的一极同TTL电平为5V的信号VCC5、第一74LVC8T245RHLR芯片V1的标示为VB1的引脚以及第一74LVC8T245RHLR芯片V1的标示为VCCB的引脚相连接，第一电容C1的另一极接地，第二电容C2的一极同TTL电平为3.3V的信号VCC3.3、第一74LVC8T245RHLR芯片V1的标示为VCCA的引脚以及第一74LVC8T245RHLR芯片V1的标示为DIR的引脚相连接，第二电容C2的另一极接地，该芯片可以将+5V电平转换为+3.3V，并且具有接收和发送功能选择。所述的CPLD5的第一SPI串行接口CPLD_A1的输出信号引脚电平、第二SPI串行接口CPLD_A2的输出信号引脚电平、第三SPI串行接口CPLD_A3的输出信号引脚电平、第四SPI串行接口CPLD_A4的输出信号引脚电平、第五SPI串行接口CPLD_A5的输出信号引脚电平、第六SPI串行接口CPLD_A6的输出信号引脚电平、第七SPI串行接口CPLD_A7的输出信号引脚电平以及第八SPI串行接口CPLD_A8的输出信号引脚电平均为+3.3V，接收机的第一移相器7的引脚电平、接收机的第二移相器8的引脚电平、接收机的第三移相器9的引脚电平、接收机的第四移相器10的引脚电平、接收机的第五移相器11的引脚电平、接收机的第六移相器12的引脚电平、接收机的第七移相器13的引脚电平和接收机的第八移相器14的引脚电平均为+5V，如图3所示，所述的第二电平转换装置采用第二74LVC8T245RHLR芯片V2，所述的第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8分别同第二74LVC8T245RHLR芯片V2的标示为B1的引脚、第二74LVC8T245RHLR芯片V2的标示为B2的引脚、第二74LVC8T245RHLR芯片V2的标示为B3的引脚、第二74LVC8T245RHLR芯片V2的标示为B4的引脚、第二74LVC8T245RHLR芯片V2的标示为B5的引脚、第二74LVC8T245RHLR芯片V2的标示为B6的引脚、第二74LVC8T245RHLR芯片V2的标示为B7的引脚和第二74LVC8T245RHLR芯片V2的标示为B8的引脚相连接，所述的接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14分别同第二74LVC8T245RHLR芯片V2的标示为A1的引脚、第二74LVC8T245RHLR芯片V2的标示为A2的引脚、第二74LVC8T245RHLR芯片V2的标示为A3的引脚、第二74LVC8T245RHLR芯片V2的标示为A4的引脚、第二74LVC8T245RHLR芯片V2的标示为A5的引脚、第二74LVC8T245RHLR芯片V2的标示为A6的引脚、第二74LVC8T245RHLR芯片V2的标示为A7的引脚和第二74LVC8T245RHLR芯片V2的标示为A8的引脚相连接，所述的第一74LVC8T245RHLR芯片V1的标示为G的引脚、第二74LVC8T245RHLR芯片V2的标示为GND的引脚、第二74LVC8T245RHLR芯片V2的标示为GND1的引脚、第一74LVC8T245RHLR芯片V2的标示为GND2的引脚和第二74LVC8T245RHLR芯片V2的标示为OE的引脚接地，第三电容C3的一极同TTL电平为3.3V的信号VCC3.3、第二74LVC8T245RHLR芯片V2的标示为VB1的引脚以及第二74LVC8T245RHLR芯片V2的标示为VCCB的引脚相连接，第三电容C3的另一极接地，第四电容C4的一极同TTL电平为5V的信号VCC5、第二74LVC8T245RHLR芯片V2的标示为VCCA的引脚以及第二74LVC8T245RHLR芯片V2的标示为DIR的引脚相连接，第四电容C4的另一极接地。如图4所示，CPLD5作为主设备发送数据给接收机的移相器芯片时，需要产生时钟信号，所述的接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14的时钟频率均为5Mhz，CPLD5使用的晶振频率为50Mhz，CPLD5对其时钟信号CLKIN进行10分频后用来作为接收机的第一移相器7的时钟信号CLKOUT1、接收机的第二移相器8的时钟信号CLKOUT2、接收机的第三移相器9的时钟信号CLKOUT3、接收机的第四移相器10的时钟信号CLKOUT4、接收机的第五移相器11的时钟信号CLKOUT5、接收机的第六移相器12的时钟信号CLKOUT6、接收机的第七移相器13的时钟信号CLKOUT7和接收机的第八移相器14的时钟信号CLKOUT8。

所述的K波段车载接收机的通信装置的通信方法，步骤如下：

步骤1：主机2要向CPLD5传输数据时，通过拉低芯片选通信号端CS的信号，以此通知作为从设备的CPLD5主机2要向CPLD5开始传输数据，然后再进行数据传输，需要传输的数据在主机输出/从机输入端MOSI上输出，同时数据在串行时钟信号端SCLK的作用下实现移位，由于不需要作为从设备的CPLD5向主机2回送任何数据，主机2在数据传输结束后，拉高芯片选通信号端CS的信号，芯片选通信号端CS再给出一个脉冲，同时用于CPLD的锁存端LOAD作为锁存引脚给出一个由高到低的再到高的脉冲信号，通知CPLD5数据发送完成，CPLD5就对接收的数据进行解析；至此，CPLD5作为从设备的接收工作流程完成结束这次传送；由于SPI通信端口工作时没有应答信号，并且数据在发送时无需校验位，所以要求主设备、从设备的数据发送与接收必须完全符合设定的SPI时序要求，否则数据传输将出现错误。

步骤2：CPLD5就对接收的数据进行解析后并根据通信协议拆分为8个通道，将每个通道中的第1位数据signal用来控制各自对应的接收机的+5V的功率放大器的导通或关断，接着发送数据：当8路MOS管导通时，接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14进行工作，这时CPLD5作为主设备，移相器作为从设备，同时进行8路SPI数据发送，CPLD5使用分频后的时钟信号，在时钟的上升沿，将芯片选择信号端SEL的信号拉低，并通知接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14开始发送数据，并且在分频后的每个时钟的下降沿发送一位数据，当12位数据发送完毕后，把芯片选择信号端SEL的信号拉高，随后数据输出端DATAOUT的信号在分频后的时钟的下降沿进行一次由低到高再到低的脉冲跳变，通知接收机的第一移相器7、接收机的第二移相器8、接收机的第三移相器9、接收机的第四移相器10、接收机的第五移相器11、接收机的第六移相器12、接收机的第七移相器13和接收机的第八移相器14数据发送完毕。所述的步骤1中的时序要求为作为主设备的主机2启动后芯片选通信号端CS为高电平，用于CPLD的锁存端LOAD为高电平，在串行时钟信号端SCLK的信号上升沿时把芯片选通信号端CS的信号拉低作为片选通知，由此作为主设备的主机2开始发送数据，并且每一个串行时钟信号端SCLK时钟的下降沿发送一个数据，数据发送完毕，在随后的一个串行时钟信号端SCLK的信号上升沿将芯片选通信号端CS的信号恢复高电平，并对用于CPLD的锁存端LOAD打一个脉冲，以此通知CPLD5之前的数据已发送完毕。SPI端口协议要求系统上电复位后，从设备先于主设备开始工作。如果从设备在主设备之后工作，就有可能丢掉部分时钟信号和数据，使得从设备不是从数据的第一位开始接收，造成数据流的不同步。所以所述的CPLD5上电后在程序中做了一个复位信号，当确定该信号正常后，主设备即可进入工作状态。根据图5所示，所述的每个通道中的第1位数据signal用来控制各自对应的接收机的+5V的功率放大器的导通或关断的装置为所述的第1位数据signal能够通过第一电感L1传递到MOS管的栅极，MOS管的栅极还同第二电感L2的一端相连接，所述的第二电感的另一端、TTL电平为5V的信号VCC5以及MOS管的漏极相连接，MOS管的源极和MOS管的漏极之间连接有二极管，另外MOS管的源极同第五电容C5的一极相连接，而第五电容C5的另一极接地，这样MOS管的源极同第五电容C5的一极相连接的部分就能形成输出电压VCC5_OUT，由此当控制位为0，此时MOS管导通，如果为1，MOS管关断。因为MOS管为电压控制器件，CPLD管脚输出为+3.3V，也是需要经过第二SN74LVC8T245RHLR芯片V2，将3.3V转为5V。

本发明的基于CPLD的SPI通信端口，包括采用CPLD作为从设备实现与主机的SPI通信，以及CPLD作为主设备同K波段接收机进行的SPI通信。所述主机SPI端口包括时钟信号、数据输入、片选、移位寄存器、数据锁存。片选信号作为数据发送状态，时钟信号作为数据发送脉冲，数据锁存信号作为发送结束状态。当CPLD作为主机时，将接收的数据根据通信协议，拆分、解析、重新组合后，发送给K波段接收机从而实现数据传输。本设计采用全数字结构，用CPLD为主要器件，电平转换，MOS管为辅助器件，实现了单路SPI接收，多路SPI并行发送数据通信接口。实验结果表面，参数传输正确，波形良好。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (5)

1.一种K波段车载接收机的通信装置，其特征在于，包括带有SPI通信端口的主机，所述的主机能够作为主设备同作为从设备的CPLD进行SPI通信，所述的SPI通信端口包括SPI串行移位寄存器、锁存器、串行时钟信号端SCLK、主机输出/从机输入端MOSI、主机输入/从机输出端MISO、芯片选通信号端CS和用于SPI通信端口的使能端EN，所述的串行时钟信号端SCLK、主机输出/从机输入端MOSI、主机输入/从机输出端MISO、芯片选通信号端CS和用于SPI通信端口的使能端EN分别同CPLD的用于CPLD的时钟信号端CCLK、数据输入端DATAIN、数据输出端DATAOUT、芯片选择信号端SEL和用于CPLD的锁存端LOAD通过第一电平转化装置相连接，所述的CPLD内设置有用于CPLD的串行移位寄存器，所述的CPLD还包括有8路SPI串行接口，所述的8路SPI串行接口分别为第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8，所述的第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8通过第二电平转换装置分别同接收机的第一移相器、接收机的第二移相器、接收机的第三移相器、接收机的第四移相器、接收机的第五移相器、接收机的第六移相器、接收机的第七移相器和接收机的第八移相器相连接；

所述的串行时钟信号端SCLK、主机输出/从机输入端MOSI、芯片选通信号端CS和用于SPI通信端口的使能端EN的管脚电平均为5V，所述的用于CPLD的时钟信号端CCLK、数据输入端DATAIN、芯片选择信号端SEL和用于CPLD的锁存端LOAD的管脚电平均为3.3V,这样所述的第一电平转化装置采用第一74LVC8T245RHLR芯片V1，所述的主机输出/从机输入端MOSI、芯片选通信号端CS、行时钟信号端SCLK和用于SPI通信端口的使能端EN各自通过一个33欧姆电阻进行隔离后再分别同第一74LVC8T245RHLR芯片V1的标示为B1的引脚、第一74LVC8T245RHLR芯片V1的标示为B2的引脚、第一74LVC8T245RHLR芯片V1的标示为B3的引脚和第一74LVC8T245RHLR芯片V1的标示为B4的引脚相连接，而所述的数据输入端DATAIN、芯片选择信号端SEL、用于CPLD的时钟信号端CCLK和用于CPLD的锁存端LOAD分别同第一74LVC8T245RHLR芯片V1的标示为A1的引脚、第一74LVC8T245RHLR芯片V1的标示为A2的引脚、第一74LVC8T245RHLR芯片V1的标示为A3的引脚和第一74LVC8T245RHLR芯片V1的标示为A4的引脚相连接，所述的第一74LVC8T245RHLR芯片V1的标示为G的引脚、第一74LVC8T245RHLR芯片V1的标示为GND的引脚、第一74LVC8T245RHLR芯片V1的标示为GND1的引脚、第一74LVC8T245RHLR芯片V1的标示为GND2的引脚、第一74LVC8T245RHLR芯片V1的标示为B5的引脚、第一74LVC8T245RHLR芯片V1的标示为B6的引脚、第一74LVC8T245RHLR芯片V1的标示为B7的引脚、第一74LVC8T245RHLR芯片V1的标示为OE的引脚和第一74LVC8T245RHLR芯片V1的标示为B8的引脚接地，第一电容C1的一极同TTL电平为5V的信号VCC5、第一74LVC8T245RHLR芯片V1的标示为VB1的引脚以及第一74LVC8T245RHLR芯片V1的标示为VCCB的引脚相连接，第一电容C1的另一极接地，第二电容C2的一极同TTL电平为3.3V的信号VCC3.3、第一74LVC8T245RHLR芯片V1的标示为VCCA的引脚以及第一74LVC8T245RHLR芯片V1的标示为DIR的引脚相连接，第二电容C2的另一极接地；

所述的CPLD的第一SPI串行接口CPLD_A1的输出信号引脚电平、第二SPI串行接口CPLD_A2的输出信号引脚电平、第三SPI串行接口CPLD_A3的输出信号引脚电平、第四SPI串行接口CPLD_A4的输出信号引脚电平、第五SPI串行接口CPLD_A5的输出信号引脚电平、第六SPI串行接口CPLD_A6的输出信号引脚电平、第七SPI串行接口CPLD_A7的输出信号引脚电平以及第八SPI串行接口CPLD_A8的输出信号引脚电平均为+3.3V，接收机的第一移相器的引脚电平、接收机的第二移相器的引脚电平、接收机的第三移相器的引脚电平、接收机的第四移相器的引脚电平、接收机的第五移相器的引脚电平、接收机的第六移相器的引脚电平、接收机的第七移相器的引脚电平和接收机的第八移相器的引脚电平均为+5V，所述的第二电平转换装置采用第二74LVC8T245RHLR芯片V2，所述的第一SPI串行接口CPLD_A1、第二SPI串行接口CPLD_A2、第三SPI串行接口CPLD_A3、第四SPI串行接口CPLD_A4、第五SPI串行接口CPLD_A5、第六SPI串行接口CPLD_A6、第七SPI串行接口CPLD_A7以及第八SPI串行接口CPLD_A8分别同第二74LVC8T245RHLR芯片V2的标示为B1的引脚、第二74LVC8T245RHLR芯片V2的标示为B2的引脚、第二74LVC8T245RHLR芯片V2的标示为B3的引脚、第二74LVC8T245RHLR芯片V2的标示为B4的引脚、第二74LVC8T245RHLR芯片V2的标示为B5的引脚、第二74LVC8T245RHLR芯片V2的标示为B6的引脚、第二74LVC8T245RHLR芯片V2的标示为B7的引脚和第二74LVC8T245RHLR芯片V2的标示为B8的引脚相连接，所述的接收机的第一移相器、接收机的第二移相器、接收机的第三移相器、接收机的第四移相器、接收机的第五移相器、接收机的第六移相器、接收机的第七移相器和接收机的第八移相器分别同第二74LVC8T245RHLR芯片V2的标示为A1的引脚、第二74LVC8T245RHLR芯片V2的标示为A2的引脚、第二74LVC8T245RHLR芯片V2的标示为A3的引脚、第二74LVC8T245RHLR芯片V2的标示为A4的引脚、第二74LVC8T245RHLR芯片V2的标示为A5的引脚、第二74LVC8T245RHLR芯片V2的标示为A6的引脚、第二74LVC8T245RHLR芯片V2的标示为A7的引脚和第二74LVC8T245RHLR芯片V2的标示为A8的引脚相连接，所述的第一74LVC8T245RHLR芯片V1的标示为G的引脚、第二74LVC8T245RHLR芯片V2的标示为GND的引脚、第二74LVC8T245RHLR芯片V2的标示为GND1的引脚、第一74LVC8T245RHLR芯片V2的标示为GND2的引脚和第二74LVC8T245RHLR芯片V2的标示为OE的引脚接地，第三电容C3的一极同TTL电平为3.3V的信号VCC3.3、第二74LVC8T245RHLR芯片V2的标示为VB1的引脚以及第二74LVC8T245RHLR芯片V2的标示为VCCB的引脚相连接，第三电容C3的另一极接地，第四电容C4的一极同TTL电平为5V的信号VCC5、第二74LVC8T245RHLR芯片V2的标示为VCCA的引脚以及第二74LVC8T245RHLR芯片V2的标示为DIR的引脚相连接，第四电容C4的另一极接地；

所述的接收机的第一移相器、接收机的第二移相器、接收机的第三移相器、接收机的第四移相器、接收机的第五移相器、接收机的第六移相器、接收机的第七移相器和接收机的第八移相器的时钟频率均为5Mhz，CPLD使用的晶振频率为50Mhz，CPLD对其时钟信号CLKIN进行10分频后用来作为接收机的第一移相器的时钟信号CLKOUT1、接收机的第二移相器的时钟信号CLKOUT2、接收机的第三移相器的时钟信号CLKOUT3、接收机的第四移相器的时钟信号CLKOUT4、接收机的第五移相器的时钟信号CLKOUT5、接收机的第六移相器的时钟信号CLKOUT6、接收机的第七移相器的时钟信号CLKOUT7和接收机的第八移相器14的时钟信号CLKOUT8。

2.根据权利要求1所述的K波段车载接收机的通信装置的通信方法，其特征在于，步骤如下：

步骤1：主机要向CPLD传输数据时，通过拉低芯片选通信号端CS的信号，以此通知作为从设备的CPLD主机要向CPLD开始传输数据，然后再进行数据传输，需要传输的数据在主机输出/从机输入端MOSI上输出，同时数据在串行时钟信号端SCLK的作用下实现移位，主机在数据传输结束后，拉高芯片选通信号端CS的信号，芯片选通信号端CS再给出一个脉冲，同时用于CPLD的锁存端LOAD作为锁存引脚给出一个由高到低的再到高的脉冲信号，通知CPLD数据发送完成，CPLD就对接收的数据进行解析；

步骤2：CPLD就对接收的数据进行解析后并根据通信协议拆分为8个通道，将每个通道中的第1位数据signal用来控制各自对应的接收机的+5V的功率放大器的导通或关断，接着发送数据：当8路MOS管导通时，接收机的第一移相器、接收机的第二移相器、接收机的第三移相器、接收机的第四移相器、接收机的第五移相器、接收机的第六移相器、接收机的第七移相器和接收机的第八移相器进行工作，这时CPLD作为主设备，移相器作为从设备，同时进行8路SPI数据发送，CPLD使用分频后的时钟信号，在时钟的上升沿，将芯片选择信号端SEL的信号拉低，并通知接收机的第一移相器、接收机的第二移相器、接收机的第三移相器、接收机的第四移相器、接收机的第五移相器、接收机的第六移相器、接收机的第七移相器和接收机的第八移相器开始发送数据，并且在分频后的每个时钟的下降沿发送一位数据，当12位数据发送完毕后，把芯片选择信号端SEL的信号拉高，随后数据输出端DATAOUT的信号在分频后的时钟的下降沿进行一次由低到高再到低的脉冲跳变，通知接收机的第一移相器、接收机的第二移相器、接收机的第三移相器、接收机的第四移相器、接收机的第五移相器、接收机的第六移相器、接收机的第七移相器和接收机的第八移相器数据发送完毕。

3.根据权利要求2所述的K波段车载接收机的通信装置的通信方法，其特征在于，所述的步骤1中的时序要求为作为主设备的主机启动后芯片选通信号端CS为高电平，用于CPLD的锁存端LOAD为高电平，在串行时钟信号端SCLK的信号上升沿时把芯片选通信号端CS的信号拉低作为片选通知，由此作为主设备的主机开始发送数据，并且每一个串行时钟信号端SCLK时钟的下降沿发送一个数据，数据发送完毕，在随后的一个串行时钟信号端SCLK的信号上升沿将芯片选通信号端CS的信号恢复高电平，并对用于CPLD的锁存端LOAD打一个脉冲，以此通知CPLD之前的数据已发送完毕。

4.根据权利要求2所述的K波段车载接收机的通信装置的通信方法，其特征在于，所述的CPLD上电后在程序中做了一个复位信号，当确定该信号正常后，主设备即可进入工作状态。

5.根据权利要求2所述的K波段车载接收机的通信装置的通信方法，其特征在于，所述的每个通道中的第1位数据signal用来控制各自对应的接收机的+5V的功率放大器的导通或关断的装置为，所述的第1位数据signal能够通过第一电感L1传递到MOS管的栅极，MOS管的栅极还同第二电感L2的一端相连接，所述的第二电感的另一端、TTL电平为5V的信号VCC5以及MOS管的漏极相连接，MOS管的源极和MOS管的漏极之间连接有二极管，另外MOS管的源极同第五电容C5的一极相连接，而第五电容C5的另一极接地，这样MOS管的源极同第五电容C5的一极相连接的部分就能形成输出电压VCC5_OUT。